JPS6235946A - 入出力制御装置 - Google Patents
入出力制御装置Info
- Publication number
- JPS6235946A JPS6235946A JP60175127A JP17512785A JPS6235946A JP S6235946 A JPS6235946 A JP S6235946A JP 60175127 A JP60175127 A JP 60175127A JP 17512785 A JP17512785 A JP 17512785A JP S6235946 A JPS6235946 A JP S6235946A
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- JP
- Japan
- Prior art keywords
- data
- shift
- circuit
- logic control
- scan path
- Prior art date
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- Pending
Links
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- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101100043731 Caenorhabditis elegans syx-3 gene Proteins 0.000 description 1
- 101100535673 Drosophila melanogaster Syn gene Proteins 0.000 description 1
- 101100368134 Mus musculus Syn1 gene Proteins 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１：産業上の利用分野〕
本発明は、入出力制御装置に関し、特にシフトアウトデ
ータの比較、及びエラーの検出し得る入出力制御装置に
関する。
ータの比較、及びエラーの検出し得る入出力制御装置に
関する。
従来、この種の入出力制御装置は、１つのスキャンパス
機能を有する論理制御回路にてスキャンパス動作を実行
し、そのシフトアラ１〜されたデータとシフトアウトす
べき期待値のデータとを比較し、そのエラーを検出して
いた。
機能を有する論理制御回路にてスキャンパス動作を実行
し、そのシフトアラ１〜されたデータとシフトアウトす
べき期待値のデータとを比較し、そのエラーを検出して
いた。
〔発明が解決しようとする問題点′、）」二連した従来
の入出力制御装置は、１回のスキャンパスについて１つ
の論理制御回路の１パターンのシフトアウトデータを比
較し、エラーのチェックを実行しているのでスキャンパ
スの実行時間、及びシフトアウトデータの比較、期待値
を格納する論理回路が増えるという欠点がある。
の入出力制御装置は、１回のスキャンパスについて１つ
の論理制御回路の１パターンのシフトアウトデータを比
較し、エラーのチェックを実行しているのでスキャンパ
スの実行時間、及びシフトアウトデータの比較、期待値
を格納する論理回路が増えるという欠点がある。
本発明の入出力制御装置は、スキャンパス機能をもった
複数の論理制御回路と、シフトアウトずべき期待値とな
る゛データ及び論理制御回路へのシフトインデータが格
納されている記憶回路と、前記複数の論理制御回路によ
ってシフトアウトされたデータと前記記憶回路に格納さ
れている期待６１エデータとを比較し、一致するかをチ
ェックする比較回路と、前記複数の論理制御回路のスキ
ャンパス動作の制御及び前記記憶回路のシフトインデー
タ、およびシフトアウトデータの期待値の読出しを制御
するスキャンパス制御回路とを有している。
複数の論理制御回路と、シフトアウトずべき期待値とな
る゛データ及び論理制御回路へのシフトインデータが格
納されている記憶回路と、前記複数の論理制御回路によ
ってシフトアウトされたデータと前記記憶回路に格納さ
れている期待６１エデータとを比較し、一致するかをチ
ェックする比較回路と、前記複数の論理制御回路のスキ
ャンパス動作の制御及び前記記憶回路のシフトインデー
タ、およびシフトアウトデータの期待値の読出しを制御
するスキャンパス制御回路とを有している。
（実施例〕
次に本発明の実施例に−）いて図面を参照して説明する
。
。
第１図は本発明の一実施例を示す。第１図において、本
実施例はスキャンバス制御回路１０１と、このスキャン
パス制御回路１０１に接続され、内部にスキャンパスを
可能にする論理回路を有している、少なくとも２つ以上
の論理制御回路１０２．１０３と、論理制御回路１０２
．１０３のスキャンパスを実行したときのシフトアウト
すべき期待値のデータ及びシフトインするデータが格納
される記憶回路１．０４と、記憶回路１０４のＩＩｎ待
値データと論理制御回路１θ２．１．０３のスキャンパ
スによるシフトアウトデータとを比較し、一致するかを
チェックする比較回路１０５とを陰む。
実施例はスキャンバス制御回路１０１と、このスキャン
パス制御回路１０１に接続され、内部にスキャンパスを
可能にする論理回路を有している、少なくとも２つ以上
の論理制御回路１０２．１０３と、論理制御回路１０２
．１０３のスキャンパスを実行したときのシフトアウト
すべき期待値のデータ及びシフトインするデータが格納
される記憶回路１．０４と、記憶回路１０４のＩＩｎ待
値データと論理制御回路１θ２．１．０３のスキャンパ
スによるシフトアウトデータとを比較し、一致するかを
チェックする比較回路１０５とを陰む。
第２図は本実施例における動作フローを示す８第２図に
おいて、スキャンパス制御回路１０１は、論理制御回路
１０２．１．０３のシフ）〜インに１５−えるシフトイ
ンデータ１ ］、 １．１１２を記憶回路１０４から読
出しシフトインクロック１１５を与える。同時にシフト
アウトされたデータ１１３．１１４と記憶器！／＠１０
４かへ期待値データ１１７．１１８とを比較するように
比較回路１０５Ｉ″−、，９，える。比較回路１０５て
は論理制御回路１０２．１０３のシフトアウトデータ１
］３．１１４と、期待値データとでデータのチェックが
行なわれ、データに不一致があると、いずれの論理制御
回路にありたかを表示する。データが一致していたなら
ばスキャンパス制御回路１０１は記憶回路１−０４から
次のシフトインデータを読出し、シフトインクロックを
論理制御回路］０２．１０３に与え、前述の動作同様、
シン１〜アウトデータとその期待値データが比較回路１
０５でチェックされる。
おいて、スキャンパス制御回路１０１は、論理制御回路
１０２．１．０３のシフ）〜インに１５−えるシフトイ
ンデータ１ ］、 １．１１２を記憶回路１０４から読
出しシフトインクロック１１５を与える。同時にシフト
アウトされたデータ１１３．１１４と記憶器！／＠１０
４かへ期待値データ１１７．１１８とを比較するように
比較回路１０５Ｉ″−、，９，える。比較回路１０５て
は論理制御回路１０２．１０３のシフトアウトデータ１
］３．１１４と、期待値データとでデータのチェックが
行なわれ、データに不一致があると、いずれの論理制御
回路にありたかを表示する。データが一致していたなら
ばスキャンパス制御回路１０１は記憶回路１−０４から
次のシフトインデータを読出し、シフトインクロックを
論理制御回路］０２．１０３に与え、前述の動作同様、
シン１〜アウトデータとその期待値データが比較回路１
０５でチェックされる。
このように本実施例においては少なくとも２つ以」−の
論理制御回路のスキャンパス動作によるシフトインデー
タとシフ）〜アウトデータの比較及びエラーの検出を同
時に行うことができる。
論理制御回路のスキャンパス動作によるシフトインデー
タとシフ）〜アウトデータの比較及びエラーの検出を同
時に行うことができる。
以上説明しとたように本発明は、複数の論理制御回路の
スキャンパスにおけるシフＩ・インデータ、シフトアウ
トデータおよびその期待値を同時に与え、チェックする
ことによりスキャンパスの実行時間、及びハードウェア
量が少なくなる効果がある。
スキャンパスにおけるシフＩ・インデータ、シフトアウ
トデータおよびその期待値を同時に与え、チェックする
ことによりスキャンパスの実行時間、及びハードウェア
量が少なくなる効果がある。
第１図は、本発明の一実施例における入出力制御装置を
示すブロック図、第２図は、スキャンパス動作を実行し
たときの動作フローチャートを示す図である６ １０１・・・スキャンバス制御回路、１０２，１．０３
・・・論理制御回路、１０４・・・記憶回路、１０５・
・・比較回路、１１．１，１１２・・・シフトインデー
タ、１．１３．１．１４・・・シフトアウトデータ、１
１５・・シフトインクロック、１１６・・・シフトイン
データ読出信号、１１７・・・期待値読出信号、１１８
．１６一 殆１図 第Ｚ図
示すブロック図、第２図は、スキャンパス動作を実行し
たときの動作フローチャートを示す図である６ １０１・・・スキャンバス制御回路、１０２，１．０３
・・・論理制御回路、１０４・・・記憶回路、１０５・
・・比較回路、１１．１，１１２・・・シフトインデー
タ、１．１３．１．１４・・・シフトアウトデータ、１
１５・・シフトインクロック、１１６・・・シフトイン
データ読出信号、１１７・・・期待値読出信号、１１８
．１６一 殆１図 第Ｚ図
Claims (1)
- スキャンパス機能をもった複数の論理制御回路と、シフ
トアウトすべき期待値となるデータ及び論理制御回路へ
のシフトインデータが格納されている記憶回路と、前記
複数の論理制御回路によってシフトアウトされたデータ
と前記記憶回路に格納されている期待値データとを比較
し、一致するかをチェックする比較回路と、前記複数の
論理制御回路のスキャンパス動作の制御及び前記記憶回
路のシフトインデータおよび、シフトアウトデータの期
待値の読出しを制御するスキャンパス制御回路とを含む
ことを特徴とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175127A JPS6235946A (ja) | 1985-08-08 | 1985-08-08 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60175127A JPS6235946A (ja) | 1985-08-08 | 1985-08-08 | 入出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235946A true JPS6235946A (ja) | 1987-02-16 |
Family
ID=15990756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60175127A Pending JPS6235946A (ja) | 1985-08-08 | 1985-08-08 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235946A (ja) |
-
1985
- 1985-08-08 JP JP60175127A patent/JPS6235946A/ja active Pending
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