JPH0390873A - タイミング発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばＩＣテスタのような装置に用いること
ができるタイくング発生装置に関する。

「従来の技術ｊ ＩＣテスタでは被試験ｔＣに与えるテストパターン信号
を生成する場合に、被試験ＩＣの各ピン毎に信号の切替
タイミングを規定するために基準周期を規定するタイミ
ングパルスと、その他に各種のタイミングを持つエツジ
パルスが必要とされる。

第３図に従来のタイミング発生装置の概略の構造を示す
、タイミング発生装置１００は基準となる周期を規定す
るタイミングパルスを生成するタイミングパルス発生器
１０と、エツジパルスを生成するエツジパルス発生器５
０とによって構成される。

タイミングパルス発生器１０は入力端子ＩＮに第４図Ａ
に示す基準クロック？ＩＣＬＫが入力され、この基準ク
ロックＭＣＬＫを所望の比率で分周して第４図Ｂに示す
タイミングパルスＲＡＴＥ！を出力する０図の例では基
準クロックＭＣＬＫを１７４に分周した場合を示すが、
被試験ＩＣの規格によってこの分周比が選択されて基準
となる周期Ｔが設定される。

エツジパルス発生器５０はタイミングパルス発生器１０
から出力されるタイミングパルスＲＡＴｌ！を受けて、
その出力側に設けた出力端子群ＯＵＴに第４図Ｃに示す
エツジパルスＥＤＧＩ、　ＥＤＧ２゜ＥＤＧ３．　ＥＤ
Ｇ４の中の必要とするタイミングを持つエツジパルスを
出力する。

タイミングパルス発生８１０から出力されるタイミング
パルスＲＡＴＥの周期Ｔと、エツジパルスＥＤＧ　１−
ＥＤＧ４のどれを出力するかはデータバス６０を通じて
タイミングパルス発生器１０とエツジパルス発生器５０
に送られるデータに基づいて選択されて出力される。

第５図にタイミングパルス発生器１０の構成を示す、タ
イごングパルス発生器ＩＯはｎビットカウンタ１１と、
ｎビットデークラッチ回路１２と、一致検出回路１３と
、二個のフリップフロップ１４．１５と、四個の遅延素
子１６．１７．１８．１９とによって構成される。

ｎビットデークラッチ回路１２にはデータバス６０を通
じて第６図Ａに示すデータＯＡＴ＾が与えられ、第６図
Ｂに示すロード指令信号ＬＤによってデータＤＡＴＡを
ロードする。このデータＤＡＴＡによって出力端子２０
から出力するタイミングパルス１１ＡＴＢの周ＪＩＩＩ
Ｔが規定される０図の例ではデータＤＡＴＡとして「６
」をロードした場合を示す。

ｎビットカウンタ１１のクロック入力端子ＣＫには第６
図Ｃに示す基準クロックＭＣＬＫを与え、この基準クロ
ックＭＣＬにを計数させる。

一致検出回路１３はｎビットカウンタ２の計数内容Ｑが
ｎビットデータラッチ回路１２にロードされたデータＤ
ＡＴ＾と一致したことを検出して第６図已に示すＨ論理
の一致検出回路１３を出力する。

一致検出回路１３がＨ論理の一致検出回路１３電流通 １６で遅延されてクロック入力端子ＣＫに与えられる基
準クロックＰＩｃｕ’　　（第６図Ｆ）によってＨ論理
を読込み、出力端子ＱにＨｊ！理を出力する。

フリップフロップ１４は出力端子ＱにＨ論理を出力する
と、このＨ論理信号は遅延素子１７と１８を通じてｎビ
ットカウンタ１１のリセット端子１１Ｅｓとにリセット
信号Ｒ３を与えると共に、自己のリセット端子Ｒにもリ
セット信号を与え、ｎビットカウンタ１１と、自己をリ
セットする。

この結果フリップフロップ１４は第６図Ｈに示すタイミ
ングパルスＲＡＴＥを出力し、またフリップフロップ１
５は第６図Ｇに示すクロックパルスＭＭＣＬＫを出力す
る。

このようにしてフリップフロップ１４はｎビットデータ
ラッチ回路工２にロードしたデータＯＡＴ＾の値に応し
た周期Ｔを持つタイミングパルスＲＡＴＥを出力し、ま
たフリップフロップ１５は基準クロックＭＣＬＫに同期
したクロックＭＭＣＬにを出力し、これら二つのパルス
Ｉ？ＡＴｌ！とＭＭＣＬＫが第７図に示すエツジパルス
発生器５０に送られる。

エツジパルス発生器５０はタイミングパルス発生器１０
から送られて来るクロックＭＭＣＬＫを計数するｎビッ
トカウンタ５１と、複数のｎビットラッチ回路５２Ａ、
５２Ｂ、−５２ｍと、このｎビットラッチ回路５２Ａ〜
５２ｍと同数の一致検出回路５３Ａ〜５３ｍと、同様に
ｎビットラッチ回路５２Ａ〜５２ｍと同数のフリップフ
ロップ５４Ａ〜５４ｍとによって構成される。

ｎビットラッチ回路５２Ａ〜５２ｍにはデータバス６０
を通じてデータＤＡＴＡが与えられ、各ロード指令信号
ＬＯＡＤＩ、ＬＯへＤ２．　ＬＯＡ［１３・・・ＬＯＡ
Ｄｍによってそれぞれに異なるデータＤＡＴＡを取込む
。

各ｎビットラッチ回路５２Ａ〜５２ｍに取込んだデータ
は一致検出回路５３Ａ〜５３ｍによってｎビットカウン
タ５１の計数値と比較され、ｎビットカウンタ５１の計
数値と一致する毎にフリップフロップ５４Ａ〜５４ｍが
一致検出信号を読込み、第４図に示したエツジパルスＥ
ＤＧＩ、ＥＤＧ２．ＥＤＣ；４を出力する。

「発明が解決しようとする課題」 上述したように、従来のタイ５ング発生装！１００はタ
イミングパルス発生器１０とエツジパルス発生器５０と
によって構成され、回路規模が大きくなる欠点がある。

特に回路の規模が大きいことからコストが高くなる。ま
た部品点数が大きくなることから故障発生率の上昇等を
まねく等の不都合が生じる。

この発明の目的は回路規模の小さいタイミング発生装置
を提供しようとするものである。

「実施例」 この発明では一つのｎビットカウンタをタイミング発生
器とエツジパルス発生器に共用し、回路規模を縮小した
点を特徴とするものである。

つまり一個のｎビットカウンタと一個のｎビットラッチ
回路と、−個の一致検出回路と、−個のフリップフロッ
プによってタイミングパルス発生器を構成すると共に、 このタイミングパルス発生器を構成するｎビットカウン
タと別に設けた複数のｎビットラッチ回路及びこのｎビ
ットラッチ回路の数と同数の一致検出回路と、同様に同
じ数のフリップフロップとによってエツジパルス発生器
を構成し、これらタイミング発生器とエツジパルス発生
器とによってタイミング発生装置を構成したものである
。

この発明の構成によれば一個のｎビットカウンタをタイ
ミングパルス発生器とエツジパルス発生器とに共用した
から回路Ｍｌ模が縮小され安価に作ることができる。ま
た回路規模の縮小によって部品点数も少なくなるから、
それだけ故障発生率を下げることができ、信頼性の向上
が期待できる。

「実施例」 第１図にこの発明の一実施例を示す、第１図において第
５図及び第７図と対応する部分には同一符号を付して示
す。

この発明においてはｎビットカウンタ１１と、ｎビット
データラッチ回路１２と、一致検出回路１３と、フリッ
プフロップ１４と、遅延素子１６．１７．１８とによっ
てタイミングパルス発生器１０を構成すると共に、この
タイミングパルス発生器１０を構成するｎビットカウン
タ１１をエツジパルス発生器５０のｎビットカウンタと
して兼用させる。

このためにｎビットカウンタ１１の出力は一致検出回路
１３に入力すると共にエツジパルス発生Ｚｉｉ５０を構
成する一致検出回路５３Ａ〜５３ｍの各一方の入力端子
に与える。

タイミングパルス発生器１０及びエツジパルス発生器５
０を構成するｎビットラッチ回路１２及び５２Ａ〜５２
ｍのデータ入力端子りにはデータバス６０が接続され、
データバス６０を通じてデータＤＡＴＡが与えられる。

各ｎビットラッチ回路１２及び５２Ａ〜５２ｍにデータ
ＤＡＴＡを仕分けして取込むために、この例ではアドレ
スデコーダ７０を設け、このアドレスデコーダ７０によ
ってｎビットラッチ回路１２及び５２Ａ〜５２ｍを選択
し、この選択された状態でデータＤＡＴＡを各ｎビット
ラッチ回路１２及び５２Ａ〜５２ｍに書込むようにｔ＃
威した場合を示す。

この発明の構成によればｎビットカウンタ１１の計数値
とｎビットラッチ回路１２にロードしたデータＤＡＴ＾
とが一致する毎にフリップフロップ１４から第２図Ｇに
示すタイミングパルスＲＡＴＥが出力される。

つまり第２図の例ではｎビットラッチ回路１２にデータ
ＤＡＴＡとしてＤＡＴＡ　−５（第２図Ｄ）を書込み、
ｎビットラッチ回路５２ＡにＤＡＴＡ＝３　（第２図Ｈ
）を書込んだ場合を例示している。

従ってｎビットカウンタ１１が基準クロフクＭＣＬに（
第２図Ａ）を５個計数する毎に一致検出回路１３は第２
図上に示すようにＨ論理の一致検出回路１３を出力する
。

この−数構出信号Ｐ、が出力されている間に、遅延素子
１６によって遅延された基準クロックＭＣＬＫ　’がフ
リップフロップ１４のクロック入力端子ＣＫに入力され
ることによりフリップフロップ１４はＨ論理を読込む。

フリップフロップ１４の出力がＨ論理に立上ると、遅延
素子１７と１８を通じてｎビットカウンタ１１にリセッ
ト信号Ｒ３を与えると共にフリップフロップ１４のリセ
ット端子にＨ論理のリセット信号が与えられ、ｎビット
カウンタ１１とフリップフロップ１４はリセットされる
。

この結果フリップフロップ１４は遅延素子１８の遅延時
間ＤＬ、に相当するパルス幅を持つタイミングパルスＲ
ＡＴＥを、基準クロックＭＣＩＪが５個供給される毎に
出力され、周期Ｔが規定される。

一方エッジパルス発生器５０ではｎビットラッチ回路５
３ＡにデータＤＡＴＡとしてＤＡＴＡ−３が書込まれて
いるからｎビットカウンタ１１の計数値がリセットされ
てから「３」になる毎に一致検出回路５３ＡがＨ論理の
一数構出信号ｐ、（第２図りを出力する。この−数構出
信号Ｐ、が出力されている状態でフリップフロップ５４
Ａのクロック入力端子ＣＫに基準クロックＭＣＬＫ　’
が与えられることにより、このフリップフロップ５４Ａ
はＨ論理を読込み出力端子ＱにＨ論理信号を出力する。

このＨ論理信号は遅延素子５５Ａの遅延時間後に自己の
リセット端子Ｒに与えられるから、出力には第２図Ｊに
示す遅延素子５５Ａの遅延時間ＤＬｚに相当するパルス
幅のエツジパルスＥＤＧＩが出力される。

尚エツジパルス発生器５０を構成するｎビットラッチ回
路５３Ａ〜５３ｍにそれぞれデータＤＡＴＡを書込むこ
とにより、各フリップフロップ５４Ａ〜５４ｍからその
各データＤＡＴＡによって規定されるタイミングを持つ
エツジパルスを出力することができる。

「発明の効果」 以上説明したように、この発明によればｎビットカウン
タ１１をタイミングパルス発生器１０と、エツジパルス
発生器５０とに共用したから回路規模を小さくすること
ができる。よって安価で然も使用部品数を低減できるこ
とから故障発生率を下げることができ、この点で信頼性
の向上を期待することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す接続図、第２図はこ
の発明の詳細な説明するための波形図、第３図は従来の
タイミング発生装置の概要を説明するためのブロック図
、第４図はタイミング発生装置の動作を説明するための
波形図、第５図は従来のタイミングパルス発生器の構成
を説明するための接続図、第６図はその動作を説明する
ための波形図、第７図は従来のエツジパルス発生器の構
成を説明するための接続図である。 １００；タイくング発生装置、１０：タイミンクパルス
発生器、１１：ｎピントカウンタ、１２：ｎビットデー
クラッチ回路、１３ニ一致検出回路、１４：フリップフ
ロップ、５０：エツジパルス発生器、５２Ａ〜５２ｍ：
ｎビットラッチ回路、５３Ａ　〜５３ｍニー敗検出回路
、５４Ａ　〜５４ｍ：フリップフリップ

Claims (1)

【特許請求の範囲】
1. （１）Ａ、ｎビットカウンタとｎビットラッチ回路及び
   これらｎビットカウンタの計数値とｎ ビットラッチ回路のラッチ内容との一致を 検出する一致検出回路と、この一致検出回 路が一致を検出した状態でクロックに同期 したタイミングパルスを出力するフリップ フロップとによって構成したタイミングパ ルス発生器と、 Ｂ、上記ｎビットラッチ回路とは別に設けた複数のｎビ
   ットラッチ回路と、この複数の ｎビットラッチ回路のラッチ内容が上記タ イミングパルス発生器を構成するｎビット カウンタの計数値と一致したことを検出す る複数の一致検出回路と、この一致検出回 路が一致を検出した状態でクロックに同期 したエッジパルスを出力する複数のフリッ プフロップとによって構成したエッジパル ス発生器と、 から成るタイミング発生装置。