JPS6235957A - バツフア制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 上位装置と下位装置との間のデータ転送を制御する入出
力制御装置において、バッファメモリに対するアクセス
要求を受信した際、マイクロプロセッサが命令読出し状
態および演算処理状態にある場合に、バッファメモリと
の間のデータ転送を許容することにより、転送効率を向
上するものである。

〔産業上の利用分野〕

本発明は、例えば磁気ディスク装置等の下位装置を中央
処理装置或いは主記憶装置等の上位装置に接続し、デー
タ転送を行わせる入出力制御装置におけるバッファ制御
方式に関する。

一般に入出力制御ｌｌ装置は、中央処理装置のプロセッ
サバスに接続されるか、或いはデータチャネル配下に接
続され、下位装置である入出力機器を制御する形態を採
っている。

この種の入出力制御装置は、上位装置および下位装置間
に行われるデータ転送を、極力高速に、効率良く制御す
ることが望まれる。

〔従来の技術〕

第５図は従来ある入出力制御装置の一例を示す図であり
、第６図は従来あるバッファ制御方式の一例を示す図で
ある。

第５図においては、入出力制御装置１は、図示されぬ上
位装置のプロセッサバス２に接続され、下位装置として
磁気ディスク装置（ＤＫ）３を接続しており、上位装置
および磁気ディスク装置（ＤＫ）３間のデータ転送を制
御するマイクロプロセッサ（ＭＰ）１１および直接メモ
リアクセス機構（ＤＭＡＣ）１２、マイクロプロセッサ
１１の動作制御用プログラムを記憶するプログラムメモ
リ　（ＰＭ）１３、マイクロプロセ・２す１１が動作時
に使用するワークメモリ　（ＷＭ）１４、上位装置と磁
気ディスク装置３間に転送されるデータを一旦格納する
バッファメモリ　（ＢＭ）１３、前記各装置を接続する
内部ハス１６に、プロセッサバス２を接続するプロセッ
サインタフェース（Ｐ【）１７、並びに磁気ディスク装
置３を接続するデバイスインタフェース（ＤＩ）１Ｂか
ら構成される。

第５図および第６図において、磁気ディスク装置３から
デバイスインタフェース１８４こ転送データが到着する
と、デバイスインタフェース１８は直接メモリアクセス
機構１２にバッファメモリ１５に対するアクセス要求を
伝達する（第６図ステップＳｌ）。直接メモリアクセス
機構１２はマイクロプロセッサ１１に処理を一時中断さ
セるプロセッサホールトを実行した後（ステップＳ２）
、バッファメモリ１５に対するデータの書込みを行う（
ステップＳ３）。データの書込みが終了すると、直接メ
モリアクセス機構１２はマイクロプロセッサ１１に中断
していた処理を再開させるプロセッサホールト解除を実
行する（ステップ５４）。

バッファメモリ１５に格納されているデータを磁気ディ
スク装置３に転送する場合、並びにバッファメモリ１５
と上位装置とのデータ転送の場合にも、同様の過程で行
われる。

〔発明が解決しようとする問題点〕

以−ヒの説明から明らかな如く、従来あるバッファ制御
方式においては、上位装置または磁気ディスク装置３か
らバッファメモリＩ５に対するデータの読出し・書込み
の際は、マイクロプロセッサ１１の処理が一時中断され
る為、転送制御処理時間が増大する欠点があった。また
磁気ディスク装置３等の如く高速処理を必要とする場合
には、専用の制御回路を設けねばならず、経済性を損な
う恐れもあった。

〔問題点を解決するだめの手段〕

第１図は本発明の原理を示す図である。

第１図においては、上位装置（３００）および下位装置
（４（１０＞の何れかからバッファメモリ（２００）に
対するアクセス要求を受信した際、マイクロプロセッサ
（１００）の動作状態を検査する試験回路（６００）を
、入出力制御装置（５００）内に設ける。

試験回路（６００）は、マイクロプロセッサ（１００）
が命令読出し状態および演算処理状態にある場合に、前
記上位装置（３００）または下位装置（’４００）と前
記バッファメモリ（２００）との間のデータ転送を許容
する。

〔作用〕

即ち本発明によれば、マイクロプロセッサが命令読出し
状態および演算処理状態にある場合には、マイクロプロ
セッサの処理を中断すること無く、上位装置または下位
装置からバッファメモリにアクセスが可能となり、デー
タ転送の高速化および効率化が可能となる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例による入出力制御装置を示す
図であり、第３図は本発明の一実施例によるバッファ制
御方式を示す図であり、第４図は本発明の一実施例によ
るバッファアクセス可能期間を示す図である。なお、企
図を通じて同一符号は同一対象物を示す。

第２図においては、入出力制御装置１１内に試験回路（
ＴＳＴ）１９とゲー）１１０とが新たに設けられている
。

第２図乃至第４図において、磁気ディスク装置３からデ
バイスインタフェース１８に転送データが到着すると、
デバイスインタフェース１８は試験回路Ｉ９にバッファ
メモリに対するアクセス要求を伝達する（ステップ５ｌ
ｌ）。試験回路Ｉ９はマイクロプロセッサ１１の動作状
態を検査しくステップ５１２）、命令読出し状態および
演算処理状態にある場合には、ゲー）］　１０を遮断状
態に設定し、内部バス１６をマイクロプロセッサ１１、
直接メモリアクセス機構１２、プログラムメモリ１３お
よびワークメモリ１４を接続する部分（１６−１＞と、
バッファメモリ１５、プロセ直接メモリアクセス機構１
２にバッファメモリ１５に対するアクセス許可信号Ｓを
伝達する。その結果直接メモリアクセス機構１２は、デ
バイスインタフェース１Ｂに到着した転送データをバッ
ファメモリ１５に格納する（ステップ５１３）。

バッファメモリ１５に格納されているデータを磁気ディ
スク装置３に転送する場合、並びにバッファメモリ１５
と上位装置とのデータ転送の場合にも、同様の過程で行
われる。

以上の説明から明らかな如く、本実施例によれば、マイ
クロプロセッサ１１が、第４図に示す如くオペランドフ
ェッチサイクルＰ以外、即ち命令続出サイクルＩ５イン
デキシングサイクルＸおよび演算サイクル八にある場合
には、直接メモリアクセス機構１２はバッファアクセス
可能期間ＢＡとしてデータ転送が可能となる。

なお、第２図乃至第４図はあく迄本発明の一実施例に過
ぎず、例えば下位装置は磁気ディスク装置３に限定され
ることは無く、他に幾多の変形が考慮されるが、何れの
場合にも本発明の効果は変わらない。また入出力制御ｌ
装置１′の構成は図示されるものに限定されることは無
く、他に幾多の変形が考慮されるが、何れの場合にも本
発明の効果は変わらない。

〔発明の効果〕

以上、本発明によれば、前記入出力制御装置において、
マイクロプロセッサが命令読出し状態および演算処理状
態にある場合には、マイクロプロセッサの処理を中断す
ること無く、上位装置または下位装置からバッファメモ
リにアクセスが可能となり、データ転送の高速化および
効率化が可能となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例による入出力制御装置を示す図、第３図は本発明の
一実施例によるバッファ制御方式を示す図、第４図は本
発明の一実施例によるバッファアクセス可能期間を示す
図、第５図は従来ある入出力制御装置の一例を示す図、
第６図は従来あるバッファ制御方式の一例を示す図であ
る。 図において、１．１′および５００は入出力制御装置、
２はプロセッサバス、３は磁気ディスク装置（ＤＫ）、
１１および１００はマイクロプロセソｔ（ＭＰ）、１２
は直接メモリアクセス機構（ＤＭＡＣ）　、１３はプロ
グラムメモリ　（ＰＭ）、１４はワークメモリ　（ＷＭ
）　、１５および２００はバッファメモリ　（ＢＭ）　
、ｌ　６．１６−１および１６−２は内部バス、１７は
プロセッサインタフェース（ＰＩ）、１Ｂはデバイスイ
ンタフェース（ＤＩ）、１９は試験回路（ＴＳＴ）　、
１１０はゲート、３００は上位装置、４００は下位装置
、６００は試験手段、Ａは演算サイクル、ＢＡはバッフ
ァアクセス可能期間、■は命令読出サイクル、Ｐはオペ
ランドフェッチサイクル、Ｓはアクセス許可信号、Ｘは
インデキシングサイクル、を示す。

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ（１００）およびバッファメモリ（
   ２００）を具備し、上位装置（３００）と下位装置（４
   ００）との間のデータ転送を制御する入出力制御装置（
   ５００）において、 前記上位装置（３００）および下位装置（４００）の何
   れかから前記バッファメモリ（２００）に対するアクセ
   ス要求を受信した際、前記マイクロプロセッサ（１００
   ）の動作状態を検査する試験回路（６００）を設け、 前記マイクロプロセッサ（１００）が命令読出し状態お
   よび演算処理状態にある場合に、前記上位装置（３００
   ）または下位装置（４００）と前記バッファメモリ（２
   ００）との間のデータ転送を許容することを特徴とする
   バッファ制御方式。