JPS623611B2 - - Google Patents
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- JPS623611B2 JPS623611B2 JP53027788A JP2778878A JPS623611B2 JP S623611 B2 JPS623611 B2 JP S623611B2 JP 53027788 A JP53027788 A JP 53027788A JP 2778878 A JP2778878 A JP 2778878A JP S623611 B2 JPS623611 B2 JP S623611B2
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- Japan
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- channel
- channel mosfet
- circuit
- mosfet
- inverting circuit
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型MOS電界効果トランジスタで
構成した回路に関し、本発明の目的は入力信号に
対してヒステリシス特性をもつ出力信号が得られ
るような相補型MOS電界効果トランジスタ回路
を提供することにある。
構成した回路に関し、本発明の目的は入力信号に
対してヒステリシス特性をもつ出力信号が得られ
るような相補型MOS電界効果トランジスタ回路
を提供することにある。
本発明によれば、第１及び第２のＰチヤンネル
MOSFETと第１及び第２のチヤンネルMOSFET
とを有する第１の反転回路と、第３のＰチヤンネ
ルMOSFETと第３のＮチヤンネルMOSFETとを
有する回路と、第４のＰチヤンネルMOSFETと
第４のＮチヤンネルMOSFETとを有する第２の
反転回路とを備え、入力信号を受ける入力端子に
第１及び第２のＰチヤンネルMOSFETと第１及
び第２のＮチヤンネルMOSFETとのゲートが接
続され、第１の電源供給ラインに第１，第３及び
第４のＰチヤンネルMOSFETのドレインが接続
され、第２の電源供給ラインに第１、第３及び第
４のＮチヤンネルMOSFETのソースが接続さ
れ、第１及び第３のＰチヤンネルMOSFETのソ
ースが第２のＰチヤンネルMOSFETのドレイン
に接続され、第１及び第３のＮチヤンネル
MOSFETのドレインが第２のＮチヤンネル
MOSFETのソースに接続され、第２のＰチヤン
ネルMOSFETのソースと第２のＮチヤンネル
MOSFETのドレインとが接続されて第１の反転
回路の出力端を提供し、第１の反転回路の出力端
には、第４のＰチヤンネルMOSFETと第４のＮ
チヤンネルMOSFETとのゲートが接続され、第
４のＰチヤンネルMOSFETのソースと第４のＮ
チヤンネルMOSFETのドレインとが接続されて
第２反転回路の出力端を提供し、第２の反転回路
の出力端には、第３のＰチヤンネルMOSFETと
第３のＮチヤンネルMOSFETとのゲートが接続
され、前記入力信号に対してヒステリシス特性を
もつ出力信号が第２の反転出力端に得られること
を特徴とする相補型MOS電界効果トランジスタ
が得られる。
MOSFETと第１及び第２のチヤンネルMOSFET
とを有する第１の反転回路と、第３のＰチヤンネ
ルMOSFETと第３のＮチヤンネルMOSFETとを
有する回路と、第４のＰチヤンネルMOSFETと
第４のＮチヤンネルMOSFETとを有する第２の
反転回路とを備え、入力信号を受ける入力端子に
第１及び第２のＰチヤンネルMOSFETと第１及
び第２のＮチヤンネルMOSFETとのゲートが接
続され、第１の電源供給ラインに第１，第３及び
第４のＰチヤンネルMOSFETのドレインが接続
され、第２の電源供給ラインに第１、第３及び第
４のＮチヤンネルMOSFETのソースが接続さ
れ、第１及び第３のＰチヤンネルMOSFETのソ
ースが第２のＰチヤンネルMOSFETのドレイン
に接続され、第１及び第３のＮチヤンネル
MOSFETのドレインが第２のＮチヤンネル
MOSFETのソースに接続され、第２のＰチヤン
ネルMOSFETのソースと第２のＮチヤンネル
MOSFETのドレインとが接続されて第１の反転
回路の出力端を提供し、第１の反転回路の出力端
には、第４のＰチヤンネルMOSFETと第４のＮ
チヤンネルMOSFETとのゲートが接続され、第
４のＰチヤンネルMOSFETのソースと第４のＮ
チヤンネルMOSFETのドレインとが接続されて
第２反転回路の出力端を提供し、第２の反転回路
の出力端には、第３のＰチヤンネルMOSFETと
第３のＮチヤンネルMOSFETとのゲートが接続
され、前記入力信号に対してヒステリシス特性を
もつ出力信号が第２の反転出力端に得られること
を特徴とする相補型MOS電界効果トランジスタ
が得られる。
前記第３のＰチヤンネルMOSFETと前記第３
のＮチヤンネルMOSFETとは、上記第２の反転
回路の出力に応じて上記第１の反転回路の出力点
における該第１の反転回路の抵抗分割比を変化さ
せる回路を構成している。
のＮチヤンネルMOSFETとは、上記第２の反転
回路の出力に応じて上記第１の反転回路の出力点
における該第１の反転回路の抵抗分割比を変化さ
せる回路を構成している。
すなわち本発明は、上記第１の反転回路の出力
点における該第１の反転回路の抵抗分割比を変化
させることにより、ゆつくり変化する入力電圧を
もつ入力信号を定められたスレツシユホールド電
圧で急峻なデジタル電圧をもつ出力信号に変換し
かつ入力信号電圧が増加した場合と減少した場合
とによつて異なるスレツシユホールド電圧で急峻
なデジタル電圧をもつ出力信号に変換し、入力信
号に対してヒステリシス特性をもつ出力信号を得
たものである。
点における該第１の反転回路の抵抗分割比を変化
させることにより、ゆつくり変化する入力電圧を
もつ入力信号を定められたスレツシユホールド電
圧で急峻なデジタル電圧をもつ出力信号に変換し
かつ入力信号電圧が増加した場合と減少した場合
とによつて異なるスレツシユホールド電圧で急峻
なデジタル電圧をもつ出力信号に変換し、入力信
号に対してヒステリシス特性をもつ出力信号を得
たものである。
従つて本発明はアナログ回路からの信号をデジ
タル変換するインターフエース回路やデジタル回
路からの波形のくずれた信号を良好なデジタル波
形に変換するインターフエース回路として用い得
る。また本発明は入力信号に含まれる雑音等に対
しては誤動作しにくいヒステリシス特性を有する
雑音余裕度が大きい回路であり、デジタル回路の
入力インターフエース回路としても用いることが
できる。
タル変換するインターフエース回路やデジタル回
路からの波形のくずれた信号を良好なデジタル波
形に変換するインターフエース回路として用い得
る。また本発明は入力信号に含まれる雑音等に対
しては誤動作しにくいヒステリシス特性を有する
雑音余裕度が大きい回路であり、デジタル回路の
入力インターフエース回路としても用いることが
できる。
更に、本発明によるトランジスタの配置によれ
ば、トランジスタのオン抵抗の比率によりヒステ
リシス特性の程度を選べ、集積回路の製造パラメ
ータの管理が容易になり、その回路面積も最小に
でき、集積回路に最適なヒステリシス特性の回路
を提供できる。
ば、トランジスタのオン抵抗の比率によりヒステ
リシス特性の程度を選べ、集積回路の製造パラメ
ータの管理が容易になり、その回路面積も最小に
でき、集積回路に最適なヒステリシス特性の回路
を提供できる。
加えて、本発明では、第１及び第２のＰチヤン
ネルMOSFETと第１及び第２のチヤンネル
MOSFETとの４つのトランジスタを互いに直列
に接続した回路が、第１及び第２の電源供給ライ
ン間に接続されている。前記入力端子に加えられ
る入力信号の遷移期間に、上記４つのトランジス
タがともにオンする期間があるが、この時、第１
及び第２の電源供給ライン間の抵抗は上記４つの
トランジスタのオン抵抗の和となるため、第１及
び第２の電源供給ライン間の貫通電流を小さく抑
えることができ、低消費電力化に適している。
ネルMOSFETと第１及び第２のチヤンネル
MOSFETとの４つのトランジスタを互いに直列
に接続した回路が、第１及び第２の電源供給ライ
ン間に接続されている。前記入力端子に加えられ
る入力信号の遷移期間に、上記４つのトランジス
タがともにオンする期間があるが、この時、第１
及び第２の電源供給ライン間の抵抗は上記４つの
トランジスタのオン抵抗の和となるため、第１及
び第２の電源供給ライン間の貫通電流を小さく抑
えることができ、低消費電力化に適している。
次に本発明の実施例において図面を参照して説
明する。なお、以下の説明においては電界効果ト
ランジスタをFETと略称する。本発明の一実施
例を示した第１図において、Ｐ１，Ｐ２，Ｐ３，
Ｐ４はそれぞれＰチヤンネルMOSFET、またＮ
１，Ｎ２，Ｎ３，Ｎ４はＮチヤンネルMOSFET
である。本実施例は２対相補型MOSFET Ｐ１，
Ｎ１，Ｐ２，Ｎ２で構成された第１の反転回１０
と、１対の相補型MOSFET Ｐ４，Ｎ４で構成さ
れ第１の反転回路１０の出力を入力とした第２の
反転回路２０と、１対の相補型MOSFET Ｐ３，
Ｎ３で構成され第２の反転回路２０の出力に応じ
て第１の反転回路１０の出力点Ａにおける第１の
反転回路１０の抵抗分割比を変化させる回路とを
有し、第１の反転回１０の入力INに与えられる
入力信号に対してヒステリシス特性をもつ出力信
号が第２の反転回路２０の出力OUTに得られる
ことを特徴とする相補型MOSFET回路である。
明する。なお、以下の説明においては電界効果ト
ランジスタをFETと略称する。本発明の一実施
例を示した第１図において、Ｐ１，Ｐ２，Ｐ３，
Ｐ４はそれぞれＰチヤンネルMOSFET、またＮ
１，Ｎ２，Ｎ３，Ｎ４はＮチヤンネルMOSFET
である。本実施例は２対相補型MOSFET Ｐ１，
Ｎ１，Ｐ２，Ｎ２で構成された第１の反転回１０
と、１対の相補型MOSFET Ｐ４，Ｎ４で構成さ
れ第１の反転回路１０の出力を入力とした第２の
反転回路２０と、１対の相補型MOSFET Ｐ３，
Ｎ３で構成され第２の反転回路２０の出力に応じ
て第１の反転回路１０の出力点Ａにおける第１の
反転回路１０の抵抗分割比を変化させる回路とを
有し、第１の反転回１０の入力INに与えられる
入力信号に対してヒステリシス特性をもつ出力信
号が第２の反転回路２０の出力OUTに得られる
ことを特徴とする相補型MOSFET回路である。
第１図の回路構成を詳細に説明すると、入力信
号INはFET Ｐ１，Ｐ２，Ｎ１，Ｎ２のゲート電
極へ接続され、FET Ｐ１，Ｐ３，Ｐ４のドレイ
ン電極及びサブストレート電極及びFET Ｐ２の
サブストレート電極は電源ＶDDへ接続され、
FET Ｎ１，Ｎ３，Ｎ４のソース電極及びサブス
トレート電極及びFET Ｎ２のサブストレート電
極はアースGND（零電位）へ接続され、FET Ｐ
１及びＰ３のソース電極はFET Ｐ２のドレイン
電極へ接続され、FET Ｐ２のソース電極及び
FET Ｎ２のドレイン電極は互いに接続され、そ
の点Ａが１段目の反転回路１０の出力になり、Ａ
点はFET Ｐ４及びＮ４のゲート電極へ接続さ
れ、FET Ｎ２のソース電極はFETN１及びＮ３
のドレイン電極へ接続され、FET Ｐ４のソース
電極及びFET Ｎ４のドレイン電極は互いに接続
され、それが本回路の出力OUTになり、それと
同時にFET Ｐ３及びＮ３のゲート電極へ接続さ
れている。
号INはFET Ｐ１，Ｐ２，Ｎ１，Ｎ２のゲート電
極へ接続され、FET Ｐ１，Ｐ３，Ｐ４のドレイ
ン電極及びサブストレート電極及びFET Ｐ２の
サブストレート電極は電源ＶDDへ接続され、
FET Ｎ１，Ｎ３，Ｎ４のソース電極及びサブス
トレート電極及びFET Ｎ２のサブストレート電
極はアースGND（零電位）へ接続され、FET Ｐ
１及びＰ３のソース電極はFET Ｐ２のドレイン
電極へ接続され、FET Ｐ２のソース電極及び
FET Ｎ２のドレイン電極は互いに接続され、そ
の点Ａが１段目の反転回路１０の出力になり、Ａ
点はFET Ｐ４及びＮ４のゲート電極へ接続さ
れ、FET Ｎ２のソース電極はFETN１及びＮ３
のドレイン電極へ接続され、FET Ｐ４のソース
電極及びFET Ｎ４のドレイン電極は互いに接続
され、それが本回路の出力OUTになり、それと
同時にFET Ｐ３及びＮ３のゲート電極へ接続さ
れている。
つぎに第１図の動作について説明する。Ｐチヤ
ンネルFETのスレツシユホールド電圧をＶTP、
ＮチヤンネルFETのスレツシユホールド電圧を
ＶTN、またFET Ｐ１，Ｐ２，Ｐ３，Ｎ１，Ｎ
２，Ｎ３のオン抵抗をそれぞれＲP1，ＲP2，ＲP
３，ＲN1，ＲN2，ＲN3とする。第２図は相補型
MOSFETが入力電圧ＶINによつてオン及びオフ
する範囲を説明するための図であり、領域ａはＰ
チヤンネルFETがオフ、ＮチヤンネルFETがオ
ンの状態に有る。領域ｂはＰチヤンネルFET、
ＮチヤンネルFET共にオンの状態に有る。領域
ｃはＰチヤンネルFETがオン、Ｎチヤンネル
FETがオフの状態に有る。
ンネルFETのスレツシユホールド電圧をＶTP、
ＮチヤンネルFETのスレツシユホールド電圧を
ＶTN、またFET Ｐ１，Ｐ２，Ｐ３，Ｎ１，Ｎ
２，Ｎ３のオン抵抗をそれぞれＲP1，ＲP2，ＲP
３，ＲN1，ＲN2，ＲN3とする。第２図は相補型
MOSFETが入力電圧ＶINによつてオン及びオフ
する範囲を説明するための図であり、領域ａはＰ
チヤンネルFETがオフ、ＮチヤンネルFETがオ
ンの状態に有る。領域ｂはＰチヤンネルFET、
ＮチヤンネルFET共にオンの状態に有る。領域
ｃはＰチヤンネルFETがオン、Ｎチヤンネル
FETがオフの状態に有る。
まず第１の状態としてＶIN＝ＶDDのときを考え
ると、１段目の反転回路１０は第２図のａ領域だ
から、FET Ｎ１及びＮ２がオン状態、FET Ｐ
１及びＰ２がオフ状態である。従つて点ＡはＶDD
側に対しては高抵抗（オン抵抗に対して非常に大
きい）、GND側に対してはオン抵抗ＲN1及びＲN2
を通してつながつているから、１段目の反転回路
１０の出力すなわち点Ａの電圧ＶA＝０である。
２段目の反転回路２０は入力がＶA＝０であるか
ら第２図のｃ領域にあり、出力電圧ＶOUT＝ＶDD
である。それと同時に２段目の反転回路２０出力
はFET Ｐ３及びＮ３のゲート電極にかかつてい
るので、その相補型MOSFET Ｐ３，Ｎ３は第２
図のａ領域にあり、Ｐ３はオフ状態、Ｎ３はオン
状態になつている。
ると、１段目の反転回路１０は第２図のａ領域だ
から、FET Ｎ１及びＮ２がオン状態、FET Ｐ
１及びＰ２がオフ状態である。従つて点ＡはＶDD
側に対しては高抵抗（オン抵抗に対して非常に大
きい）、GND側に対してはオン抵抗ＲN1及びＲN2
を通してつながつているから、１段目の反転回路
１０の出力すなわち点Ａの電圧ＶA＝０である。
２段目の反転回路２０は入力がＶA＝０であるか
ら第２図のｃ領域にあり、出力電圧ＶOUT＝ＶDD
である。それと同時に２段目の反転回路２０出力
はFET Ｐ３及びＮ３のゲート電極にかかつてい
るので、その相補型MOSFET Ｐ３，Ｎ３は第２
図のａ領域にあり、Ｐ３はオフ状態、Ｎ３はオン
状態になつている。
つぎに第２の状態として入力電圧ＶINを少しず
つ下げＶIN＜ＶDD−｜ＶTP｜になると１段目の反
転回路１０は第２図のｂ領域になり、FET Ｐ１
及びＰ２がオフ状態からオン状態に変わり、点Ａ
の電圧ＶAは となり、ＶA＝ＶTNまでは出力電圧ＶOUTは反転せ
ず前の状態を維持する。すなわち第３図Ａ，Ｂ及
びＣに示す点までは２段目の反転回路２０は状
態が反転しない。更に入力電圧ＶINを下げて行く
と第３図Ａ及びＢの−１に沿つて出力電圧ＶOU
Ｔが変化する。
つ下げＶIN＜ＶDD−｜ＶTP｜になると１段目の反
転回路１０は第２図のｂ領域になり、FET Ｐ１
及びＰ２がオフ状態からオン状態に変わり、点Ａ
の電圧ＶAは となり、ＶA＝ＶTNまでは出力電圧ＶOUTは反転せ
ず前の状態を維持する。すなわち第３図Ａ，Ｂ及
びＣに示す点までは２段目の反転回路２０は状
態が反転しない。更に入力電圧ＶINを下げて行く
と第３図Ａ及びＢの−１に沿つて出力電圧ＶOU
Ｔが変化する。
第３の状態として入力電圧ＶINを更に下げ０≦
ＶIN≦ＶTNのときは１段目の反転回路１０は第２
図ｃ領域であるからFET Ｎ１及びＮ２がオン状
態からオフ状態に変る。従つて点ＡにはＶDD側に
対してはオン抵抗ＲP1，ＲP2，ＲP3がつながり、
GND側に対しては高抵抗（オン抵抗に対して非
常に大きい）がつながり、１段目の反転回路１０
の出力すなわち点Ａの電圧はＶA＝ＶDDである。
２段目の反転回路２０の入力はＶA＝ＶDDだから
出力電圧はＶOUT＝０になる。このとき、相補型
MOSFET、Ｐ３，Ｎ３は第２図の領域ｃにあ
り、Ｐ３がオン状態、Ｎ３がオフ状態になつてい
る。
ＶIN≦ＶTNのときは１段目の反転回路１０は第２
図ｃ領域であるからFET Ｎ１及びＮ２がオン状
態からオフ状態に変る。従つて点ＡにはＶDD側に
対してはオン抵抗ＲP1，ＲP2，ＲP3がつながり、
GND側に対しては高抵抗（オン抵抗に対して非
常に大きい）がつながり、１段目の反転回路１０
の出力すなわち点Ａの電圧はＶA＝ＶDDである。
２段目の反転回路２０の入力はＶA＝ＶDDだから
出力電圧はＶOUT＝０になる。このとき、相補型
MOSFET、Ｐ３，Ｎ３は第２図の領域ｃにあ
り、Ｐ３がオン状態、Ｎ３がオフ状態になつてい
る。
逆に第４の状態として入力電圧ＶIN少しずつ上
げＶIN＞ＶTNになるとFET Ｎ１及びＮ２はオフ
状態からオン状態に変り、点Ａの電圧は となり、ＶA＝ＶDD−｜ＶTP｜までは２段目の反
転回路２０は反転せずに出力電圧ＶOUT＝０を維
持する。すなわち第３図Ａ，Ｂ及びＣに示す点
までは２段目の反転回路２０は状態が反転しな
い。更に入力電圧ＶINを上げて行くと第３図Ａ及
びＢの−２に沿つて出力電圧ＶOUTが変化す
る。
げＶIN＞ＶTNになるとFET Ｎ１及びＮ２はオフ
状態からオン状態に変り、点Ａの電圧は となり、ＶA＝ＶDD−｜ＶTP｜までは２段目の反
転回路２０は反転せずに出力電圧ＶOUT＝０を維
持する。すなわち第３図Ａ，Ｂ及びＣに示す点
までは２段目の反転回路２０は状態が反転しな
い。更に入力電圧ＶINを上げて行くと第３図Ａ及
びＢの−２に沿つて出力電圧ＶOUTが変化す
る。
第５の状態として入力電圧ＶINを更に上げＶDD
−｜ＶTP｜＜ＶIN≦ＶDDのときは第１の状態と同
じく出力電圧はＶOUT＝ＶDDになる。
−｜ＶTP｜＜ＶIN≦ＶDDのときは第１の状態と同
じく出力電圧はＶOUT＝ＶDDになる。
すなわち第１図の回路は入力電圧ＶINと出力電
圧ＶOUTとの間に第３図Ａに示すようなヒステリ
シス特性をもつ、なお、式(1)及び(2)のFETのオ
ン抵抗ＲP1，ＲP2，ＲP3，ＲN1，ＲN2，ＲN3の値
すなわちトランジスタＰ１，Ｐ２，Ｐ３，Ｎ１，
Ｎ２，Ｎ３，のチヤンネル幅、及びチヤンネル長
を変える事により、ヒステリシス特性の程度を変
える事ができる。
圧ＶOUTとの間に第３図Ａに示すようなヒステリ
シス特性をもつ、なお、式(1)及び(2)のFETのオ
ン抵抗ＲP1，ＲP2，ＲP3，ＲN1，ＲN2，ＲN3の値
すなわちトランジスタＰ１，Ｐ２，Ｐ３，Ｎ１，
Ｎ２，Ｎ３，のチヤンネル幅、及びチヤンネル長
を変える事により、ヒステリシス特性の程度を変
える事ができる。
従来ではアナログの領域に属していた回路が
益々デジタルに変換される傾向にある現在、アナ
ログ電圧からデジタル電圧へ変換するインターフ
エース回路が要求されている。また雑音を含んだ
り変化量の少ないアナログ電圧をもつ入力信号に
対して誤動作しにくいデジタル変換インターフエ
ース回路が要求されている。また波形のくずれた
デジタル電圧をもつ入力信号に対して良好なデジ
タル波形に変換するインターフエース回路が要求
されている。さらに入力デジタル信号に含まれる
雑音等に対しては誤動作しにくいデジタル回路の
入力インターフエース回路が要求されている。
益々デジタルに変換される傾向にある現在、アナ
ログ電圧からデジタル電圧へ変換するインターフ
エース回路が要求されている。また雑音を含んだ
り変化量の少ないアナログ電圧をもつ入力信号に
対して誤動作しにくいデジタル変換インターフエ
ース回路が要求されている。また波形のくずれた
デジタル電圧をもつ入力信号に対して良好なデジ
タル波形に変換するインターフエース回路が要求
されている。さらに入力デジタル信号に含まれる
雑音等に対しては誤動作しにくいデジタル回路の
入力インターフエース回路が要求されている。
本発明の回路は上記の要求をすべて満たすこと
ができる。また、本発明が入力信号に対してヒス
テリシス特性をもつ出力信号を得ることを必要と
するその他の分野にも用い得ることはもちろんで
ある。
ができる。また、本発明が入力信号に対してヒス
テリシス特性をもつ出力信号を得ることを必要と
するその他の分野にも用い得ることはもちろんで
ある。
第１図は本発明の一実施例を示した回路図、第
２図は相補型・MOS電界効果トランジスタがゲ
ート電極に加えられる電圧によつてオン、オフす
る範囲を説明するための図、第３図Ａは第１図の
回路の入力電圧ＶIN−出力電圧ＶOUT特性を示す
図、第３図Ｂは第１図の回路の入力電圧ＶIN−Ａ
点電圧ＶA特性を示す図、第３図Ｃは第１図の回
路のＡ点電圧ＶA−出力電圧ＶOUT特性を示す図で
ある。 図において、１０は２対の相補型MOS電界効
果トランジスタＰ１，Ｎ１，Ｐ２，Ｎ２で構成さ
れた第１の反転回路、２０は１対の相補型MOS
電界効果トランジスタＰ４，Ｎ４で構成された第
２の反転回路、Ｐ３およびＮ３は第２の反転回路
２０の出力に応じて第１の反転回路１０の出力点
Ａにおける第１の反転回路１０の抵抗分割比を変
化させる回路を構成する一対の相補型MOS電界
効果トランジスタである。
２図は相補型・MOS電界効果トランジスタがゲ
ート電極に加えられる電圧によつてオン、オフす
る範囲を説明するための図、第３図Ａは第１図の
回路の入力電圧ＶIN−出力電圧ＶOUT特性を示す
図、第３図Ｂは第１図の回路の入力電圧ＶIN−Ａ
点電圧ＶA特性を示す図、第３図Ｃは第１図の回
路のＡ点電圧ＶA−出力電圧ＶOUT特性を示す図で
ある。 図において、１０は２対の相補型MOS電界効
果トランジスタＰ１，Ｎ１，Ｐ２，Ｎ２で構成さ
れた第１の反転回路、２０は１対の相補型MOS
電界効果トランジスタＰ４，Ｎ４で構成された第
２の反転回路、Ｐ３およびＮ３は第２の反転回路
２０の出力に応じて第１の反転回路１０の出力点
Ａにおける第１の反転回路１０の抵抗分割比を変
化させる回路を構成する一対の相補型MOS電界
効果トランジスタである。
Claims (1)
- １ 第１及び第２のＰチヤンネルMOSFETと第
１及び第２のＮチヤンネルMOSFETとを有する
第１の反転回路と、第３のＰチヤンネル
MOSFETと第３のＮチヤンネルMOSFETとを有
する回路と、第４のＰチヤンネルMOSFETと第
４のＮチヤンネルMOSFETとを有する第２の反
転回路とを備え、入力信号を受ける入力端子に第
１及び第２のＰチヤンネルMOSFETと第１及び
第２のＮチヤンネルMOSFETとのゲートが接続
され、第１の電源供給ラインに第１、第３及び第
４のＰチヤンネルMOSFETのドレインが接続さ
れ、第２の電源供給ラインに第１、第３及び第４
のＮチヤンネルMOSFETのソースが接続され、
第１及び第３のＰチヤンネルMOSFETのソース
が第２のＰチヤンネルMOSFETのドレインに接
続され、第１及び第３のＮチヤンネルMOSFET
のドレインが第２のＮチヤンネルMOSFETのソ
ースに接続され、第２のＰチヤンネルMOSFET
のソースと第２のＮチヤンネルMOSFETのドレ
インとが接続されて第１の反転回路の出力端を提
供し、第１の反転回路の出力端には、第４のＰチ
ヤンネルMOSFETと第４のＮチヤンネル
MOSFETとのゲートが接続され、第４のＰチヤ
ンネルMOSFETのソースと第４のＮチヤンネル
MOSFETのドレインとが接続されて第２の反転
回路の出力端を提供し、第２の反転回路の出力端
には、第３のＰチヤンネルMOSFETと第３のＮ
チヤンネルMOSFETとのゲートが接続され、前
記入力信号に対してヒステリシス特性をもつ出力
信号が第２の反転回路の出力端に得られることを
特徴とする相補型MOS電界効果トランジスタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2778878A JPS54121051A (en) | 1978-03-13 | 1978-03-13 | Complementary mos field effect transistor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2778878A JPS54121051A (en) | 1978-03-13 | 1978-03-13 | Complementary mos field effect transistor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54121051A JPS54121051A (en) | 1979-09-19 |
| JPS623611B2 true JPS623611B2 (ja) | 1987-01-26 |
Family
ID=12230704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2778878A Granted JPS54121051A (en) | 1978-03-13 | 1978-03-13 | Complementary mos field effect transistor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54121051A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5474353A (en) * | 1977-11-25 | 1979-06-14 | Sanyo Electric Co Ltd | Hysteresis circuit |
-
1978
- 1978-03-13 JP JP2778878A patent/JPS54121051A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54121051A (en) | 1979-09-19 |
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