JPS623612B2 - - Google Patents
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- JPS623612B2 JPS623612B2 JP7631281A JP7631281A JPS623612B2 JP S623612 B2 JPS623612 B2 JP S623612B2 JP 7631281 A JP7631281 A JP 7631281A JP 7631281 A JP7631281 A JP 7631281A JP S623612 B2 JPS623612 B2 JP S623612B2
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- JP
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- field effect
- transistor
- analog switch
- switch circuit
- effect transistor
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- 230000000694 effects Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 18
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- 101150068246 V-MOS gene Proteins 0.000 description 3
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- 230000003993 interaction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は高周波信号の切り換えに好適なアナロ
グ・スイツチ回路に関し、高周波・アイソレーシ
ヨン特性の良好なアナログ・スイツチ回路を提供
するにある。
グ・スイツチ回路に関し、高周波・アイソレーシ
ヨン特性の良好なアナログ・スイツチ回路を提供
するにある。
一般にモノリシツク化されたアナログ・スイツ
チは第１図に示すような単一のトランジスタ・ス
イツチを用いて形成されているので、パツケージ
の入出力間結合容量と、トランジスタ・スイツチ
としてジヤンクシヨン型やMOS型の電界効果型
トランジスタを用いた場合、ソース・ドレイン間
容量Ｃds、或いは、ゲート・ソース及びゲート・
ドレイン間の結合容量Ｃgs，Ｃgdが作用し、スイ
ツチを開放状態としても、高周波信号が出力側に
漏れてオフ・アイソレーシヨン特性を悪化させる
欠点がある。
チは第１図に示すような単一のトランジスタ・ス
イツチを用いて形成されているので、パツケージ
の入出力間結合容量と、トランジスタ・スイツチ
としてジヤンクシヨン型やMOS型の電界効果型
トランジスタを用いた場合、ソース・ドレイン間
容量Ｃds、或いは、ゲート・ソース及びゲート・
ドレイン間の結合容量Ｃgs，Ｃgdが作用し、スイ
ツチを開放状態としても、高周波信号が出力側に
漏れてオフ・アイソレーシヨン特性を悪化させる
欠点がある。
因に、第１図のMOSトランジスタからなるア
ナログ・スイツチ回路を示し、その等価回路を示
して説明する。
ナログ・スイツチ回路を示し、その等価回路を示
して説明する。
第１図に於て、１は入力端子、２は出力端子で
あり、７はMOSトランジスタ６を制御するドラ
イバである。第２図は、スイツチ回路がオフ状態
のときの等価回路である。第２図の等価回路から
明らかなように、入出力間容量Ｃdsが0.5pF程度
であり、ゲート・ソース間及びゲート・ドレイン
間容量Ｃgs，Ｃgdが5.5pF程度存在しており、ド
ライバ７のインピーダンスＺが大きいと、スイツ
チ・オフ時であつても、高周波信号が出力端子２
に漏れることが理解できよう。
あり、７はMOSトランジスタ６を制御するドラ
イバである。第２図は、スイツチ回路がオフ状態
のときの等価回路である。第２図の等価回路から
明らかなように、入出力間容量Ｃdsが0.5pF程度
であり、ゲート・ソース間及びゲート・ドレイン
間容量Ｃgs，Ｃgdが5.5pF程度存在しており、ド
ライバ７のインピーダンスＺが大きいと、スイツ
チ・オフ時であつても、高周波信号が出力端子２
に漏れることが理解できよう。
第１図のアナログ・スイツチ回路にあつては、
高周波信号に対するアイソレーシヨン特性に限界
がある。そこで、第３図に示すような三個のスイ
ツチ８，９，１０がＴ型に形成されたアナログ・
スイツチ回路を形成して、スイツチ・オフ時のス
イツチ１０のオン抵抗を十分に小さくして、オ
フ・アイソレーシヨン特性を改善することが考え
られている。斯る目的のアナログ・スイツチ回路
は一般にプリント基板に第１図のようなスイツチ
回路を組み合せて形成されており、オフ・アイソ
レーシヨン特性の或る程度良好なアナログ・スイ
ツチ回路が実現されている。然し乍ら、斯るアナ
ログ・スイツチ回路は第１図に示すようなトラン
ジスタ・スイツチの組み合せであつて、全体が半
導体集積回路化されたものでなく、パツケージ内
或いは外部リード結線して形成されている。従つ
て、ストレ容量或いは入出力間結合容量を減少さ
せることが困難であり、高周波オフ・アイソレー
シヨン特性の改善には限界がある。而も、トラン
ジスタ・スイツチの組み合せである為に、高価な
ものとなる欠点がある。更にまた、アナログ・ス
イツチ回路の形状が大きくなり、AD変換器等の
多数のアナログ・スイツチ回路を用いる回路には
好ましくない。
高周波信号に対するアイソレーシヨン特性に限界
がある。そこで、第３図に示すような三個のスイ
ツチ８，９，１０がＴ型に形成されたアナログ・
スイツチ回路を形成して、スイツチ・オフ時のス
イツチ１０のオン抵抗を十分に小さくして、オ
フ・アイソレーシヨン特性を改善することが考え
られている。斯る目的のアナログ・スイツチ回路
は一般にプリント基板に第１図のようなスイツチ
回路を組み合せて形成されており、オフ・アイソ
レーシヨン特性の或る程度良好なアナログ・スイ
ツチ回路が実現されている。然し乍ら、斯るアナ
ログ・スイツチ回路は第１図に示すようなトラン
ジスタ・スイツチの組み合せであつて、全体が半
導体集積回路化されたものでなく、パツケージ内
或いは外部リード結線して形成されている。従つ
て、ストレ容量或いは入出力間結合容量を減少さ
せることが困難であり、高周波オフ・アイソレー
シヨン特性の改善には限界がある。而も、トラン
ジスタ・スイツチの組み合せである為に、高価な
ものとなる欠点がある。更にまた、アナログ・ス
イツチ回路の形状が大きくなり、AD変換器等の
多数のアナログ・スイツチ回路を用いる回路には
好ましくない。
本発明は上述の如き問題点を解消するものであ
つて、高周波・アトソレーシヨン特性が良好なモ
ノリシツク化さた簡便なアナログ・スイツチ回路
を提供することを目的とし、本発明のアナログ・
スイツチ回路は半導体基体に、直列接続された第
１と第２のトランジスタ・スイツチとそのトラン
ジスタ・スイツチのバイアス電圧を制御する第３
と第４のトランジスタ・スイツチを具え、且つ、
スイツチ・オフ時に半導体基体を低インピーダン
スに保つ第５のトランジスタ・スイツチを含むア
ナログ・スイツチ回路である。
つて、高周波・アトソレーシヨン特性が良好なモ
ノリシツク化さた簡便なアナログ・スイツチ回路
を提供することを目的とし、本発明のアナログ・
スイツチ回路は半導体基体に、直列接続された第
１と第２のトランジスタ・スイツチとそのトラン
ジスタ・スイツチのバイアス電圧を制御する第３
と第４のトランジスタ・スイツチを具え、且つ、
スイツチ・オフ時に半導体基体を低インピーダン
スに保つ第５のトランジスタ・スイツチを含むア
ナログ・スイツチ回路である。
以下、本発明のアナログ・スイツチ回路につい
て図面に基づき説明する。
て図面に基づき説明する。
第４図は本発明の一実施例を示す回路図であ
る。
る。
１は入力端子、２は出力端子であり、４，５は
電源端子である。Q1乃至Q5は電界効果型MOSト
ランジスタ（以下、MOSトランジスタと略す。）
であり、R1，R2はバイアス抵抗である。MOSト
ランジスタQ1，Q2のソースは共通接続され、
MOSトランジスタQ1のドレインが高周波信号の
入力端子１であり、MOSトランジスタQ2のドレ
インが出力端子２である。そして、MOSトラン
ジスタQ3，Q4，Q5のソースが共通接続されて電
源端子５に接続され、且つ、そのゲートが共通接
続され制御端子３に接続されている。MOSトラ
ンジスタQ3のドレインがMOSトランジスタQ1の
ゲートに接続されると共にバイアス抵抗R1の一
端に接続され、その他端が電源端子４に接続され
る。また、MOSトランジスタQ4のドレインが
MOSトランジスタQ2のゲートに接続されると共
に抵抗R2の一端に接続され、その他端が電源端
子４に接続され、第４図のアナログ・スイツチ回
路の実施例では、電源端子４に正の電源が供給さ
れ、５の電源端子に負の電源が供給される。
電源端子である。Q1乃至Q5は電界効果型MOSト
ランジスタ（以下、MOSトランジスタと略す。）
であり、R1，R2はバイアス抵抗である。MOSト
ランジスタQ1，Q2のソースは共通接続され、
MOSトランジスタQ1のドレインが高周波信号の
入力端子１であり、MOSトランジスタQ2のドレ
インが出力端子２である。そして、MOSトラン
ジスタQ3，Q4，Q5のソースが共通接続されて電
源端子５に接続され、且つ、そのゲートが共通接
続され制御端子３に接続されている。MOSトラ
ンジスタQ3のドレインがMOSトランジスタQ1の
ゲートに接続されると共にバイアス抵抗R1の一
端に接続され、その他端が電源端子４に接続され
る。また、MOSトランジスタQ4のドレインが
MOSトランジスタQ2のゲートに接続されると共
に抵抗R2の一端に接続され、その他端が電源端
子４に接続され、第４図のアナログ・スイツチ回
路の実施例では、電源端子４に正の電源が供給さ
れ、５の電源端子に負の電源が供給される。
第５図は本発明のアナログ・スイツチ回路の動
作を説明する為の図であり、スイツチ１１乃至１
５は、MOSトランジスタQ1乃至Q5に対応してい
る。第５図に図示したアナログ・スイツチ回路
は、端子１から入力された信号が遮断された場合
の例でり、端子３からの信号によつてスイツチ１
３乃至１５がオン状態となり、スイツチ１１，１
２がオフ状態となつている。又、アナログ・スイ
ツチ回路がオン状態の時は、スイツチ１３乃至１
５がオフ状態に設定され、スイツチ１１，１２
が、オン状態に設定されている。
作を説明する為の図であり、スイツチ１１乃至１
５は、MOSトランジスタQ1乃至Q5に対応してい
る。第５図に図示したアナログ・スイツチ回路
は、端子１から入力された信号が遮断された場合
の例でり、端子３からの信号によつてスイツチ１
３乃至１５がオン状態となり、スイツチ１１，１
２がオフ状態となつている。又、アナログ・スイ
ツチ回路がオン状態の時は、スイツチ１３乃至１
５がオフ状態に設定され、スイツチ１１，１２
が、オン状態に設定されている。
第４図に於て、電源端子４に正の電源電圧が供
給され、電源端子５に負の電圧源が供給されてお
り、制御端子３に負電圧の信号を印加すると
MOSトランジスタQ3乃至Q5は、オフ状態となつ
て、アナログ・スイツチ回路はバイアス抵抗
R1，R2を介しバイアスされMOSトランジスタ
Q1，Q2が能動状態となつており、アナログ・ス
イツチ回路はオン状態となる。アナログ・スイツ
チ回路のスイツチ・オン時の特性はオン抵抗が小
さく、高速スイツチングが可能であつて、大電流
容量が得られるものが理想的であり、これら観点
からトランジスタ・スイツチとしては、Ｖ―
MOSトランジスタ等が有効である。Ｖ―MOSト
ランジスタは、ゲートの実効面積が小さい為、入
出力容量が極めて小さくでき、オン抵抗は数Ω程
度のものが容易に得られる。このような特性がア
ナログ・スイツチ回路の高性能化に重要である。
更に、制御端子３にOVの信号が印加されると、
MOSトランジスタQ3，Q4，Q5がオン状態とな
り、MOSトランジスタQ1，Q2は遮断状態とな
り、アナログ・スイツチ回路はオフ状態となる。
このようなスイツチ・オフ時のアナログ・スイツ
チ回路の高周波特性に於ては、オフ・アイソレー
シヨン特性が良好であることが重要であり、トラ
ンジスタ・スイツチのゲートは十分低インピーダ
ンスに保つ必要がある。その為にMOSトランジ
スタQ3，Q4，Q5をスイツチ・オフ時に能動状態
としてオフ・アイソレーシヨン特性の悪化を防止
している。
給され、電源端子５に負の電圧源が供給されてお
り、制御端子３に負電圧の信号を印加すると
MOSトランジスタQ3乃至Q5は、オフ状態となつ
て、アナログ・スイツチ回路はバイアス抵抗
R1，R2を介しバイアスされMOSトランジスタ
Q1，Q2が能動状態となつており、アナログ・ス
イツチ回路はオン状態となる。アナログ・スイツ
チ回路のスイツチ・オン時の特性はオン抵抗が小
さく、高速スイツチングが可能であつて、大電流
容量が得られるものが理想的であり、これら観点
からトランジスタ・スイツチとしては、Ｖ―
MOSトランジスタ等が有効である。Ｖ―MOSト
ランジスタは、ゲートの実効面積が小さい為、入
出力容量が極めて小さくでき、オン抵抗は数Ω程
度のものが容易に得られる。このような特性がア
ナログ・スイツチ回路の高性能化に重要である。
更に、制御端子３にOVの信号が印加されると、
MOSトランジスタQ3，Q4，Q5がオン状態とな
り、MOSトランジスタQ1，Q2は遮断状態とな
り、アナログ・スイツチ回路はオフ状態となる。
このようなスイツチ・オフ時のアナログ・スイツ
チ回路の高周波特性に於ては、オフ・アイソレー
シヨン特性が良好であることが重要であり、トラ
ンジスタ・スイツチのゲートは十分低インピーダ
ンスに保つ必要がある。その為にMOSトランジ
スタQ3，Q4，Q5をスイツチ・オフ時に能動状態
としてオフ・アイソレーシヨン特性の悪化を防止
している。
本発明のアナログ・スイツチ回路は、MOSト
ランジスタQ1，Q3及びMOSトランジスタQ2，Q4
の電圧源がバイアス抵抗R1，R2を介して、個々
に供給されており、バイアス抵抗R1，R2から供
給される個々の電圧源は、MOSトランジスタ
Q1，Q2に対してはバイアス電圧として働き、
MOSトランジスタQ3，Q4に対しては、単なる電
圧源である。このように、抵抗R1，R2を通して
別々に電圧を供給することによつてMOSトラン
ジスタQ1，Q2相互の係わりを排除できる。これ
に反し、同一のバイアス抵抗を介して電圧源が供
給される場合は、MOSトランジスタQ1，Q2のゲ
ート間が等価的に短絡されたものと同様となる為
に、オフ・アイソレーシヨン特性は悪化し、Ｔ型
アナログ・スイツチ回路を形成した意味がなくな
る。
ランジスタQ1，Q3及びMOSトランジスタQ2，Q4
の電圧源がバイアス抵抗R1，R2を介して、個々
に供給されており、バイアス抵抗R1，R2から供
給される個々の電圧源は、MOSトランジスタ
Q1，Q2に対してはバイアス電圧として働き、
MOSトランジスタQ3，Q4に対しては、単なる電
圧源である。このように、抵抗R1，R2を通して
別々に電圧を供給することによつてMOSトラン
ジスタQ1，Q2相互の係わりを排除できる。これ
に反し、同一のバイアス抵抗を介して電圧源が供
給される場合は、MOSトランジスタQ1，Q2のゲ
ート間が等価的に短絡されたものと同様となる為
に、オフ・アイソレーシヨン特性は悪化し、Ｔ型
アナログ・スイツチ回路を形成した意味がなくな
る。
因に、第６図は本発明に係るアナログ・スイツ
チ回路のオフ時の等価回路図である。第４図のト
ランジスタ・スイツチと対応する部分を点線で囲
み、そのトランジスタ・スイツチの記号を付して
示した。また、第７図は本発明のアナログ・スイ
ツチ回路のオフ・アイソレーシヨン特性を示して
いる。横軸は制御信号の周波数であつて、各周波
数に対応する減衰量を縦軸にとつている。実線の
曲線が本発明のアナログ・スイツチ回路のオフ・
アイソレーシヨン特性であり、点線が先に説明し
たアナログ・スイツチ回路のアイソレーシヨン特
性である。
チ回路のオフ時の等価回路図である。第４図のト
ランジスタ・スイツチと対応する部分を点線で囲
み、そのトランジスタ・スイツチの記号を付して
示した。また、第７図は本発明のアナログ・スイ
ツチ回路のオフ・アイソレーシヨン特性を示して
いる。横軸は制御信号の周波数であつて、各周波
数に対応する減衰量を縦軸にとつている。実線の
曲線が本発明のアナログ・スイツチ回路のオフ・
アイソレーシヨン特性であり、点線が先に説明し
たアナログ・スイツチ回路のアイソレーシヨン特
性である。
以上説明したように高周波信号に対するオフ・
アイソレーシヨン特性を良好にする為には、スト
レ容量が小さく、且つ、スイツチ・オフ時のトラ
ンジスタ・スイツチのゲートを十分低インピーダ
ンスに保つ必要がある。本発明のアナログ・スイ
ツチ回路は、入出力端子間に直列に接続された第
１と第２トランジスタ・スイツチと第１と第２の
トランジスタ・スイツチと夫々電圧源を共有する
第３と第４のトランジスタ・スイツチとを有し、
第１と第３のトランジスタ・スイツチ並びに第２
と第４のトランジスタ・スイツチに夫々個々の負
荷抵抗を介して電源電圧が供給され、第１と第２
のトランジスタ・スイツチを個々に駆動させ、ス
イツチ・オフ時は、第３と第４のトランジスタ・
スイツチを駆動させて第１と第２のトランジス
タ・スイツチを遮断し、以つて、第１と第２のト
ランジスタ・スイツチのゲートを低インピーダン
スに保ち、且つ、第１と第２のトランジスタの接
続点と半導体基体間に発生する浮遊容量を第５の
トランジスタ・スイツチを駆動させることによつ
て、上記浮遊容量を消去して、オフ・アイソレー
シヨン特性を改善するものである。
アイソレーシヨン特性を良好にする為には、スト
レ容量が小さく、且つ、スイツチ・オフ時のトラ
ンジスタ・スイツチのゲートを十分低インピーダ
ンスに保つ必要がある。本発明のアナログ・スイ
ツチ回路は、入出力端子間に直列に接続された第
１と第２トランジスタ・スイツチと第１と第２の
トランジスタ・スイツチと夫々電圧源を共有する
第３と第４のトランジスタ・スイツチとを有し、
第１と第３のトランジスタ・スイツチ並びに第２
と第４のトランジスタ・スイツチに夫々個々の負
荷抵抗を介して電源電圧が供給され、第１と第２
のトランジスタ・スイツチを個々に駆動させ、ス
イツチ・オフ時は、第３と第４のトランジスタ・
スイツチを駆動させて第１と第２のトランジス
タ・スイツチを遮断し、以つて、第１と第２のト
ランジスタ・スイツチのゲートを低インピーダン
スに保ち、且つ、第１と第２のトランジスタの接
続点と半導体基体間に発生する浮遊容量を第５の
トランジスタ・スイツチを駆動させることによつ
て、上記浮遊容量を消去して、オフ・アイソレー
シヨン特性を改善するものである。
第１乃至第４のトランジスタ・スイツチが共通
のバイアス抵抗を介して電源電圧が供給されてい
るときは、入出力間の容量があたかも一個のトラ
ンジスタ・スイツチと同様な状態となり、第５の
トランジスタ・スイツチの効果は激減されること
になる。従つて、このようなアナログ・スイツチ
回路の高周波信号に対すオフ・アイソレーシヨン
特性は第７図の点線で示すように悪化する。
のバイアス抵抗を介して電源電圧が供給されてい
るときは、入出力間の容量があたかも一個のトラ
ンジスタ・スイツチと同様な状態となり、第５の
トランジスタ・スイツチの効果は激減されること
になる。従つて、このようなアナログ・スイツチ
回路の高周波信号に対すオフ・アイソレーシヨン
特性は第７図の点線で示すように悪化する。
以上説明したように、本発明のアナログ・スイ
ツチ回路は、高周波信号に対するオフ・アイソレ
ーシヨン特性を良好なものとなし、第７図に示す
ように30MHzの高周波信号に対し、70dB以上の
オフ・アイソレーシヨン特性を示しており、高周
波信号に極めて適したアナログ・スイツチ回路を
提供できる。
ツチ回路は、高周波信号に対するオフ・アイソレ
ーシヨン特性を良好なものとなし、第７図に示す
ように30MHzの高周波信号に対し、70dB以上の
オフ・アイソレーシヨン特性を示しており、高周
波信号に極めて適したアナログ・スイツチ回路を
提供できる。
尚、実施例では、トランジスタ．スイツチとし
て、MOSトランジスタで示されているが、接合
型の電界効果型トランジスタでもよく、又、高周
波特性のよいＶ―MOSトランジスタ（Ｖ―
grooved MOS）或いはDI―MOSトランジスタ
（Die―electric isolated MOS）等の優れたトラ
ンジスタ素子を用いれば更に効果的であることは
明らかである。
て、MOSトランジスタで示されているが、接合
型の電界効果型トランジスタでもよく、又、高周
波特性のよいＶ―MOSトランジスタ（Ｖ―
grooved MOS）或いはDI―MOSトランジスタ
（Die―electric isolated MOS）等の優れたトラ
ンジスタ素子を用いれば更に効果的であることは
明らかである。
また、本発明のアナログ・スイツチ回路を形成
する個々の素子が同一半導体基板に形成されるこ
とは言うまでもない。
する個々の素子が同一半導体基板に形成されるこ
とは言うまでもない。
第１図はMOSトランジスタからなるアナロ
グ・スイツチ回路であり、第２図はその等価回路
である。第３図はＴ型に形成されたアナログ・ス
イツチ回路である。第４図は本発明に係るアナロ
グ・スイツチ回路の一実施例であり、第５図はそ
の説明図であり、第６図はその等価回路図であ
る。第７図は、入力信号の周波数に対するオフ・
アイソレーシヨン特性を示す図である。
グ・スイツチ回路であり、第２図はその等価回路
である。第３図はＴ型に形成されたアナログ・ス
イツチ回路である。第４図は本発明に係るアナロ
グ・スイツチ回路の一実施例であり、第５図はそ
の説明図であり、第６図はその等価回路図であ
る。第７図は、入力信号の周波数に対するオフ・
アイソレーシヨン特性を示す図である。
Claims (1)
- １ 信号の入出力端子と、アナログ・スイツチ回
路の開閉を制御する信号が供給される制御端子を
具え、該入出力端子間に直列接続された第１と第
２の電界効果型トランジスタと、該第１と該第２
の電界効果型トランジスタとの接続点の電位を該
制御端子からの制御信号によつて制御する第３の
電界効果型トランジスタを具えたアナログ・スイ
ツチ回路において、該第１と該第２の電界効果型
トランジスタのゲート電極が個々に抵抗成分を介
してバイアス電圧源に接続され且つ、該第１と該
第２の電界効果型トランジスタの夫々のゲート電
極に供給されるバイアス電圧を制御する為の第４
と第５の電界効果型トランジスタに接続され、前
記第３乃至第５の電界効果型トランジスタをオフ
状態とすることによつて前記入出力端子間を導通
状態とし、前記第３乃至第５の電界効果型トラン
ジスタをオン状態とすることによつて、該第１と
該第２の電界効果型トランジスタの接続点の電位
を低電位とすると共に、それらのゲート電極の電
位を低電位にして該第１と該第２の電界効果型ト
ランジスタのゲート間を電気的に分離して前記入
出力端子間を遮断状態とすることを特徴とするア
ナログ・スイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7631281A JPS57192128A (en) | 1981-05-20 | 1981-05-20 | Analog switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7631281A JPS57192128A (en) | 1981-05-20 | 1981-05-20 | Analog switch circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57192128A JPS57192128A (en) | 1982-11-26 |
| JPS623612B2 true JPS623612B2 (ja) | 1987-01-26 |
Family
ID=13601848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7631281A Granted JPS57192128A (en) | 1981-05-20 | 1981-05-20 | Analog switch circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57192128A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4595847A (en) * | 1983-10-20 | 1986-06-17 | Telmos, Inc. | Bi-directional high voltage analog switch having source to source connected field effect transistors |
| JPS60106226A (ja) * | 1983-11-15 | 1985-06-11 | Toko Inc | アナログ・スイッチ回路 |
| JPS6154711A (ja) * | 1984-08-27 | 1986-03-19 | Yokogawa Hokushin Electric Corp | アナログスイツチ |
| US4628307A (en) * | 1984-12-18 | 1986-12-09 | International Business Machines Corp. | FET switch for high frequency signals |
| JPS61192121A (ja) * | 1985-02-20 | 1986-08-26 | New Japan Radio Co Ltd | アナログ信号のスイツチ回路 |
| DE3525398A1 (de) * | 1985-07-16 | 1987-01-22 | Siemens Ag | Transistorschalter fuer analoge signale |
| JPS6393217A (ja) * | 1986-10-07 | 1988-04-23 | Fuji Electric Co Ltd | アナログスイツチ回路 |
-
1981
- 1981-05-20 JP JP7631281A patent/JPS57192128A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57192128A (en) | 1982-11-26 |
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