JPS6236146Y2 - - Google Patents
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- Publication number
- JPS6236146Y2 JPS6236146Y2 JP1979168301U JP16830179U JPS6236146Y2 JP S6236146 Y2 JPS6236146 Y2 JP S6236146Y2 JP 1979168301 U JP1979168301 U JP 1979168301U JP 16830179 U JP16830179 U JP 16830179U JP S6236146 Y2 JPS6236146 Y2 JP S6236146Y2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- comparison
- setting
- switch element
- variable resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【考案の詳細な説明】
本考案は、比較電圧のしきい値とヒステリシス
値を任意に設定できる電圧比較回路に関するもの
である。
値を任意に設定できる電圧比較回路に関するもの
である。
従来のこの種の回路は、第１図に示す様に１つ
の増幅器と２つの可変抵抗器と、１つの固定抵抗
器との組み合わせにより構成されていた。
の増幅器と２つの可変抵抗器と、１つの固定抵抗
器との組み合わせにより構成されていた。
図中、１は比較入力電圧Ｖ１、２は比較出力電
圧Ｖ２、３は基準電圧Ｖ３、４は比較電圧Ｖ４、
５はしきい値設定用固定抵抗器Ｒ５、６はしきい
値設定用可変抵抗器Ｒ６、７はヒステリシス値設
定用可変抵抗器Ｒ７、８は増幅器である。
圧Ｖ２、３は基準電圧Ｖ３、４は比較電圧Ｖ４、
５はしきい値設定用固定抵抗器Ｒ５、６はしきい
値設定用可変抵抗器Ｒ６、７はヒステリシス値設
定用可変抵抗器Ｒ７、８は増幅器である。
この図においてＶ１＜Ｖ４の時の比較出力電圧
Ｖ２をＶ２Ｈ、その時の比較電圧Ｖ４の高位しき
い値電圧をＶ４Ｈとすると、Ｖ４Ｈは(1)式で表わ
される。
Ｖ２をＶ２Ｈ、その時の比較電圧Ｖ４の高位しき
い値電圧をＶ４Ｈとすると、Ｖ４Ｈは(1)式で表わ
される。
V4H＝Ｖ３／Ｒ５＋Ｖ２Ｈ／Ｒ７／１／Ｒ５＋１／Ｒ
６＋１／Ｒ７…(1) 又Ｖ１＞Ｖ４の時の比較出力電圧Ｖ２をＶ２
Ｌ、その時の比較電圧Ｖ４の低位しきい値電圧を
Ｖ４Ｌとすると、Ｖ４Ｌは(2)式で表わされる。
６＋１／Ｒ７…(1) 又Ｖ１＞Ｖ４の時の比較出力電圧Ｖ２をＶ２
Ｌ、その時の比較電圧Ｖ４の低位しきい値電圧を
Ｖ４Ｌとすると、Ｖ４Ｌは(2)式で表わされる。
V4L＝Ｖ３／Ｒ５＋Ｖ２Ｌ／Ｒ７／１／Ｒ５＋１／Ｒ
６＋１／Ｒ７…(2) 又、ヒステリシス電圧VHは(1)式−(2)式で表わ
され、下記(3)式を得る。
６＋１／Ｒ７…(2) 又、ヒステリシス電圧VHは(1)式−(2)式で表わ
され、下記(3)式を得る。
VH＝V4H−V4L
＝（Ｖ２Ｈ−Ｖ２Ｌ）／Ｒ７／１／Ｒ５＋１／
Ｒ６＋１／Ｒ７…(3) (1)〜(3)式により、高位しきい値電圧Ｖ４Ｈとヒ
ステリシス電圧VHは、可変抵抗器６と７の関数
で表わされる。従つて可変抵抗器６を変化させて
ヒステリシス値を変えずにしきい値を設定でき
ず、又、可変抵抗器７を変化させて、しきい値を
変えずにヒステリシス値を設定することができな
い欠点を有していた。
Ｒ６＋１／Ｒ７…(3) (1)〜(3)式により、高位しきい値電圧Ｖ４Ｈとヒ
ステリシス電圧VHは、可変抵抗器６と７の関数
で表わされる。従つて可変抵抗器６を変化させて
ヒステリシス値を変えずにしきい値を設定でき
ず、又、可変抵抗器７を変化させて、しきい値を
変えずにヒステリシス値を設定することができな
い欠点を有していた。
本考案は、これらの欠点を解決するため、帰還
回路にスイツチ素子を設けしきい値とヒステリシ
ス値を各々専用の可変抵抗器で設定できるように
したものである。
回路にスイツチ素子を設けしきい値とヒステリシ
ス値を各々専用の可変抵抗器で設定できるように
したものである。
すなわち本考案によれば、比較電圧のしきい値
およびヒステリシス値を任意に設定できる電圧比
較回路において、電圧比較器と、この電圧比較器
と接続する帰還回路に備えられた抵抗器と、この
抵抗器に直列的に接続されたスイツチ素子とを具
備してなる電圧比較回路が得られる。
およびヒステリシス値を任意に設定できる電圧比
較回路において、電圧比較器と、この電圧比較器
と接続する帰還回路に備えられた抵抗器と、この
抵抗器に直列的に接続されたスイツチ素子とを具
備してなる電圧比較回路が得られる。
以下図面を参照して本考案の一実施例を説明す
る。第２図は本考案の実施例であつて、第１図と
同一符号は同一機能素子を示し、９はスイツチ素
子を示す。
る。第２図は本考案の実施例であつて、第１図と
同一符号は同一機能素子を示し、９はスイツチ素
子を示す。
この図において比較入力電圧Ｖ１が低位電圧か
ら高位電位電圧に変化する時は、Ｖ２＞Ｖ４なの
でスイツチ素子９はOFF状態でその時の高位し
きい値電圧Ｖ４ＨはＶ２に関係なく(4)式で表わさ
れる。
ら高位電位電圧に変化する時は、Ｖ２＞Ｖ４なの
でスイツチ素子９はOFF状態でその時の高位し
きい値電圧Ｖ４ＨはＶ２に関係なく(4)式で表わさ
れる。
V4H＝（R6＋V3）／（R5＋R6） …(4)
又、Ｖ１が高位電圧から低位電圧に変化すると
きスイツチ素子９はON状態であり、その時の比
較出力電圧Ｖ２をＶ２Ｌとすると、低位しきい値
電圧Ｖ４Ｌは(5)式で表わされる。
きスイツチ素子９はON状態であり、その時の比
較出力電圧Ｖ２をＶ２Ｌとすると、低位しきい値
電圧Ｖ４Ｌは(5)式で表わされる。
V4L＝（V3／R5＋V2L／R7）
／（R5＋１／R6＋１／R7） …(5)
又、ヒステリシス電圧VHは(4)式−(5)式で表わ
され下記(6)式を得る。
され下記(6)式を得る。
VH＝V4H−V4L＝（R6×V3）／（R5
＋R6）−（V3／R5＋V2L／R7）
／（１／R5＋１／R6＋１／R7） …(6)
(4)式から高位しきい値電圧Ｖ４Ｈは、可変抵抗
器６の設定により可変抵抗器７に関係なく任意に
設定できる。
器６の設定により可変抵抗器７に関係なく任意に
設定できる。
一方(6)式からヒステリシス電圧VHは、高位し
きい値電圧Ｖ４Ｈを設定後、可変抵抗器７により
高位しきい値電圧Ｖ４Ｈに影響をあたえずに設定
できる。
きい値電圧Ｖ４Ｈを設定後、可変抵抗器７により
高位しきい値電圧Ｖ４Ｈに影響をあたえずに設定
できる。
本考案は以上説明しよように、電圧比較回路に
おいて、増幅器の帰還回路にスイツチ素子を設け
ることにより、しきい値電圧とヒステリシス電圧
を独立に設定できるという効果がある。
おいて、増幅器の帰還回路にスイツチ素子を設け
ることにより、しきい値電圧とヒステリシス電圧
を独立に設定できるという効果がある。
第１図は従来の電圧比較回路、第２図は本考案
による電圧比較回路である。 なお図において、１は比較入力電圧、２は比較
出力電圧、３は基準電圧、４は比較電圧、５はし
きい値設定用固定抵抗器、６はしきい値設定用可
変抵抗器、７はヒステリシス値設定用可変抵抗
器、８は増幅器、９はスイツチ素子である。
による電圧比較回路である。 なお図において、１は比較入力電圧、２は比較
出力電圧、３は基準電圧、４は比較電圧、５はし
きい値設定用固定抵抗器、６はしきい値設定用可
変抵抗器、７はヒステリシス値設定用可変抵抗
器、８は増幅器、９はスイツチ素子である。
Claims (1)
- 基準電圧と入力電圧を比較する比較器と、この
比較器の出力と前記比較器の基準電圧入力端子と
の間に直列に接続されたヒステリシス値設定用可
変抵抗器とスイツチ素子と、前記基準電圧入力端
子に接続されたしきい値設定用可変抵抗器とを備
えて成る電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979168301U JPS6236146Y2 (ja) | 1979-12-04 | 1979-12-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979168301U JPS6236146Y2 (ja) | 1979-12-04 | 1979-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5684755U JPS5684755U (ja) | 1981-07-08 |
| JPS6236146Y2 true JPS6236146Y2 (ja) | 1987-09-14 |
Family
ID=29679122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979168301U Expired JPS6236146Y2 (ja) | 1979-12-04 | 1979-12-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236146Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4822576U (ja) * | 1971-07-20 | 1973-03-14 |
-
1979
- 1979-12-04 JP JP1979168301U patent/JPS6236146Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5684755U (ja) | 1981-07-08 |
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