JPH01230125A - レジスタの部分的更新機能を持つデータ処理装置 - Google Patents
レジスタの部分的更新機能を持つデータ処理装置Info
- Publication number
- JPH01230125A JPH01230125A JP63056808A JP5680888A JPH01230125A JP H01230125 A JPH01230125 A JP H01230125A JP 63056808 A JP63056808 A JP 63056808A JP 5680888 A JP5680888 A JP 5680888A JP H01230125 A JPH01230125 A JP H01230125A
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- length
- data bus
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30192—Instruction operation extension or modification according to data descriptor, e.g. dynamic data typing
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/382—Reconfigurable for different fixed word lengths
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Executing Machine-Instructions (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に、バイト長の整数倍
を語長とした語長幅を単位としてデータを処理し、かつ
、バイト長の整数倍（バイト長を含む）で語長より短い
データを処理するレジスタの部分的更新機能を持つデー
タ処理装置に関する。
を語長とした語長幅を単位としてデータを処理し、かつ
、バイト長の整数倍（バイト長を含む）で語長より短い
データを処理するレジスタの部分的更新機能を持つデー
タ処理装置に関する。
データ処理装置として、４バイト、即ち、３２ビツトを
語長としてデータ処理を行うものがある。そのデータ処
理装置を説明するが、以下の説明において、３２ビツト
をワード、１６ビツトをハーフワード、８ビツトをバイ
トと呼ぶ。
語長としてデータ処理を行うものがある。そのデータ処
理装置を説明するが、以下の説明において、３２ビツト
をワード、１６ビツトをハーフワード、８ビツトをバイ
トと呼ぶ。
そのデータ処理装置においては、バイト長やハーフワー
ド長のデータはＬ Ｓ Ｂ （ＬｅａｓｔＳｉｇｎｉｆ
ｉｃａｎｔ Ｂｉｔ ）側に合わせて処理される。
ド長のデータはＬ Ｓ Ｂ （ＬｅａｓｔＳｉｇｎｉｆ
ｉｃａｎｔ Ｂｉｔ ）側に合わせて処理される。
例えば、主記憶装置からレジスタへのデータのロードで
は、バイト長やハーフワード長のデータはワード長のレ
ジスタ内のＬＳＢ側に詰めてロードされる。このとき、
ワード長のレジスタの内容のうち、ロードされるパ°イ
ト長またはハーフワード長の部分を除いたＭＳＢ （Ｍ
ｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）側の部分の
内容はデータのロードが行われる前にレジスタに入って
いた値が保存される。同様にレジスタをデスティネーシ
ョン側としてバイト長やハーフワード長の演算が行われ
る場合にもレジスタ値は演算結果の書き込みによってバ
イト長やハーフワード長の部分のみが変更される。
は、バイト長やハーフワード長のデータはワード長のレ
ジスタ内のＬＳＢ側に詰めてロードされる。このとき、
ワード長のレジスタの内容のうち、ロードされるパ°イ
ト長またはハーフワード長の部分を除いたＭＳＢ （Ｍ
ｏｓｔ ５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ）側の部分の
内容はデータのロードが行われる前にレジスタに入って
いた値が保存される。同様にレジスタをデスティネーシ
ョン側としてバイト長やハーフワード長の演算が行われ
る場合にもレジスタ値は演算結果の書き込みによってバ
イト長やハーフワード長の部分のみが変更される。
このうよにワード長のレジスタにおいて、バイト長やハ
ーフワード長のデータ処理を行って部分的な書き込みを
行うことをパーシャルライトと呼ぶ。
ーフワード長のデータ処理を行って部分的な書き込みを
行うことをパーシャルライトと呼ぶ。
従来のパーシャルライトの機能を実現する装置として、
第５図に示すものかり、レジスタ自体にパーシャルライ
トの機能を持たせている。第５図において、５０１はレ
ジスタ、５０２はワード長の内部データバス、５０３は
レジスタ読み出し信号、５０４．５０５．５０６はそれ
ぞれワード長、ハーフワード長、バイト長でのレジスタ
書き込み信号、５０７．５０８．５０９はそれぞれ１６
ビソト、８ビツト、８ビツトの長さを持つレジスタであ
り、５０７がｂｉｔ３１からｂｉｔ１６．５０８がｂｉ
ｔ１５からｂｉｔ８．５０９がｂｉｔ７からｂｉｔ
Ｏに対応している。また、５１０．５１１ 、５１２は
レジスタ５０７．５０Ｂ、５０９の出カバソファである
。ワード長、ハーフワード長、バイト長の書き込み信号
５０４．５０５．５０６に応じて内部データバス５０２
上のデータのうちの一部がレジスタ５０１に書き込まれ
る。例えば、ハーフワード長の書き込みでは、書き込み
信号５０５．５０６によってレジスタ５０８ 、５０９
に対して書き込みが行われる。
第５図に示すものかり、レジスタ自体にパーシャルライ
トの機能を持たせている。第５図において、５０１はレ
ジスタ、５０２はワード長の内部データバス、５０３は
レジスタ読み出し信号、５０４．５０５．５０６はそれ
ぞれワード長、ハーフワード長、バイト長でのレジスタ
書き込み信号、５０７．５０８．５０９はそれぞれ１６
ビソト、８ビツト、８ビツトの長さを持つレジスタであ
り、５０７がｂｉｔ３１からｂｉｔ１６．５０８がｂｉ
ｔ１５からｂｉｔ８．５０９がｂｉｔ７からｂｉｔ
Ｏに対応している。また、５１０．５１１ 、５１２は
レジスタ５０７．５０Ｂ、５０９の出カバソファである
。ワード長、ハーフワード長、バイト長の書き込み信号
５０４．５０５．５０６に応じて内部データバス５０２
上のデータのうちの一部がレジスタ５０１に書き込まれ
る。例えば、ハーフワード長の書き込みでは、書き込み
信号５０５．５０６によってレジスタ５０８ 、５０９
に対して書き込みが行われる。
このうよにレジスタ自体にパーシャルライトの機能を持
たせる装置はレジスタ５０１の制御部分が複雑になるた
め、レジスタの本数が多くなるとレジスタ部分全体が高
密度化できないという欠点があった。
たせる装置はレジスタ５０１の制御部分が複雑になるた
め、レジスタの本数が多くなるとレジスタ部分全体が高
密度化できないという欠点があった。
次に従来例として、多数のレジスタを持ったデータ処理
装置を示す。第６図は第２の従来例によるデータ処理装
置を含む情報処理装置全体を示す。第６図において、６
０１は主記憶装置、６０２は命令デコーダ、６０３は制
御部、６０４はデータ処理装置である。主記憶装置６０
１には命令と処理すべきデータがある。命令は主記憶装
置６０１から命令デコーダ６０２ヘロードされてデコー
ドされる。命令のデコード結果に応じて制御部６０３が
データ処理装置６０４を動作させてデータ処理を行う。
装置を示す。第６図は第２の従来例によるデータ処理装
置を含む情報処理装置全体を示す。第６図において、６
０１は主記憶装置、６０２は命令デコーダ、６０３は制
御部、６０４はデータ処理装置である。主記憶装置６０
１には命令と処理すべきデータがある。命令は主記憶装
置６０１から命令デコーダ６０２ヘロードされてデコー
ドされる。命令のデコード結果に応じて制御部６０３が
データ処理装置６０４を動作させてデータ処理を行う。
第７図は第６図におけるデータ処理装置６０４を更に詳
細に示した図である。第７図において、７０１はメイン
データバス、７０２はサブデータバス、７０３はレジス
タ群、７０４は主記憶装置６０１のインタフェースレジ
スタ、７０５はＡＬＵ、７０６はブロッキングレジスタ
である。ブロッキングレジスタ７０６の動作については
後に詳しく述べる。レジスタ群７０３はメインデータバ
ス７０１からワード長単位の読み出しと書き込みが可能
な他にサブデータバス７０２にもワード長単位の読み出
しが可能である。
細に示した図である。第７図において、７０１はメイン
データバス、７０２はサブデータバス、７０３はレジス
タ群、７０４は主記憶装置６０１のインタフェースレジ
スタ、７０５はＡＬＵ、７０６はブロッキングレジスタ
である。ブロッキングレジスタ７０６の動作については
後に詳しく述べる。レジスタ群７０３はメインデータバ
ス７０１からワード長単位の読み出しと書き込みが可能
な他にサブデータバス７０２にもワード長単位の読み出
しが可能である。
第７図のデータ処理装置において、バイト長データの演
算がレジスタをデスティ不一ションとして行われる場合
の動作を説明する。
算がレジスタをデスティ不一ションとして行われる場合
の動作を説明する。
主記憶装置６０１から読み出されたデータはインタフェ
ースレジスタ７０４に入る。次に、インタフェースレジ
スタ７０４内にあるバイト長のデータがメインデータバ
ス７０１上に出力されると同時にレジスタ群７０３のう
ちロート先に指定されたレジスタの内容がワード長でサ
ブデータバス７０２上に出力される。メインデータバス
７０１上とサブデータバス７０２上との値はＡ Ｌ Ｕ
２Ｏ５によって演算され、ＡＬＵ７０５の出力とサブデ
ータバス７０２とがブロッキングレジスタ７０６に入力
される。
ースレジスタ７０４に入る。次に、インタフェースレジ
スタ７０４内にあるバイト長のデータがメインデータバ
ス７０１上に出力されると同時にレジスタ群７０３のう
ちロート先に指定されたレジスタの内容がワード長でサ
ブデータバス７０２上に出力される。メインデータバス
７０１上とサブデータバス７０２上との値はＡ Ｌ Ｕ
２Ｏ５によって演算され、ＡＬＵ７０５の出力とサブデ
ータバス７０２とがブロッキングレジスタ７０６に入力
される。
第８図はブロッキングレジスタ７０６を詳細に示した図
である。Ａ Ｌ Ｕ２Ｏ５の出力８０１とサブデータバ
ス７０２上の書き込み先レジスタの値８０２はデータタ
イプ指定８０３に応じてブロッキングレジスタ７０６の
うらの７０６ａ、７０６ｂ、７０６ｃ に書きこまれ
る。バイト長、ハーフワード長、ワード長の区別は命令
ごとに決まっており、命令デコーダ６０２によってデコ
ードされ、制御部６０３によってデータタイプ指定８０
３として指定される。データタイプ指定８０３はデコー
ダ８０５によってデコードされ、直接あるいはＯＲ回路
８０６ａ、８０６ｂを介して入力バッフｙ８０７ ａ、
８０７ ｂ、 ８０７ｃ。
である。Ａ Ｌ Ｕ２Ｏ５の出力８０１とサブデータバ
ス７０２上の書き込み先レジスタの値８０２はデータタ
イプ指定８０３に応じてブロッキングレジスタ７０６の
うらの７０６ａ、７０６ｂ、７０６ｃ に書きこまれ
る。バイト長、ハーフワード長、ワード長の区別は命令
ごとに決まっており、命令デコーダ６０２によってデコ
ードされ、制御部６０３によってデータタイプ指定８０
３として指定される。データタイプ指定８０３はデコー
ダ８０５によってデコードされ、直接あるいはＯＲ回路
８０６ａ、８０６ｂを介して入力バッフｙ８０７ ａ、
８０７ ｂ、 ８０７ｃ。
８０７ｄを駆動してブロッキングレジスタ７０６ａ。
７０６ｂ、７０６ ｃへの書き込みを制御する。第１表
にその書き込み制御を示す。
にその書き込み制御を示す。
第１表
第１表から明らかなように、例えば、データタイプ指定
８０３が「００ｊであると、データタイプがバイト長を
示すため、ブロッキングレジスタ７０６のビット３１か
らビット８まで（７０６ａおよび７０６ ｂ ）はサブ
データバス７０２上にある値が書き込まれ、ビット７か
らピントＯまで（７０６ｃ ）にはＡ Ｌ ０７０５の
出力８０１が書きこまれる。このうよにしてブロッキン
グレジスタ７０６には演算前のデスティネーション側レ
ジスタの値に演算結果を部分書き込みした値が保持され
る。最後にブロッキングレジスタ７０６の内容がワード
長全体にわたってメインデータバス７０１経由でレジス
タ群７０３内のデスティネーション側レジスタに書き込
まれる。上の動作によってレジスタをデスティふ−ショ
ン側としたバイト長データの演算が終了する。
８０３が「００ｊであると、データタイプがバイト長を
示すため、ブロッキングレジスタ７０６のビット３１か
らビット８まで（７０６ａおよび７０６ ｂ ）はサブ
データバス７０２上にある値が書き込まれ、ビット７か
らピントＯまで（７０６ｃ ）にはＡ Ｌ ０７０５の
出力８０１が書きこまれる。このうよにしてブロッキン
グレジスタ７０６には演算前のデスティネーション側レ
ジスタの値に演算結果を部分書き込みした値が保持され
る。最後にブロッキングレジスタ７０６の内容がワード
長全体にわたってメインデータバス７０１経由でレジス
タ群７０３内のデスティネーション側レジスタに書き込
まれる。上の動作によってレジスタをデスティふ−ショ
ン側としたバイト長データの演算が終了する。
Ａ Ｌ Ｕ２Ｏ５の他にもシフタや乗算器に対しても同
様のブロッキングレジスタを付加することにより第７図
のデータ処理装置において、レジスタをデスティネーシ
ョン側としたバイト長、ハーフワード長のシフト演算や
乗算を行うことができる。
様のブロッキングレジスタを付加することにより第７図
のデータ処理装置において、レジスタをデスティネーシ
ョン側としたバイト長、ハーフワード長のシフト演算や
乗算を行うことができる。
しかし、従来のデータ処理装置では、演算器の出力側に
部分的書き込みが可能なレジスタを設けているため、演
算器が増えると、各演算器ごとに部分的書き込みが可能
なレジスタが必要となる欠点がある。また、演算結果を
−たん部分的書き込み可能なレジスタに保持しているた
め、高速動作に適さない。
部分的書き込みが可能なレジスタを設けているため、演
算器が増えると、各演算器ごとに部分的書き込みが可能
なレジスタが必要となる欠点がある。また、演算結果を
−たん部分的書き込み可能なレジスタに保持しているた
め、高速動作に適さない。
従って、本発明の目的は演算器が増えても回路を複雑化
しないレジスタの部分的更新機能を持つデータ処理装置
を提供することである。
しないレジスタの部分的更新機能を持つデータ処理装置
を提供することである。
本発明の他の目的は高速動作を可能にするレジスタの部
分的更新機能を持つデータ処理装置を提供することであ
る。
分的更新機能を持つデータ処理装置を提供することであ
る。
本発明は上記の目的を実現するため、部分的書き込み可
能なレジスタを用いないで、演算結果をレジスタに書き
戻すデータバス上で演算前のレジスタの値と演算結果と
を合成するレジスタの部分的更新機能を持つデータ処理
装置を提供する。
能なレジスタを用いないで、演算結果をレジスタに書き
戻すデータバス上で演算前のレジスタの値と演算結果と
を合成するレジスタの部分的更新機能を持つデータ処理
装置を提供する。
即ち、本発明のレジスタの部分的更新機能を持つデータ
処理装置は、 バイト長の整数倍を語長とした語長幅を単位としてデー
タを処理し、かつ、バイト長の整数倍で前記語長より短
いデータを処理する情報処理装置において、 前記語長幅のバス幅を有し、内部処理用データを伝送す
る第１および第２のデータバスと、 前記第１および第２のデータバスへの読み出しと、前記
第１のデータバスからの書き込みを語長単位で行う演算
レジスタと、 前記第１および第２のデータバスから２つのデータを入
力して演算を行う演算器と、前記演算レジスタから前記
第２のデータバスへ読み出されたデータを前記演算器へ
入力する時に同じデータを読み込んで保持するブロッキ
ングレジスタと、 前記演算器の出力側と前記第１のデータバスとの間に介
在し、処理データ長に対応する演算結果のみを前記第１
のデータバスへ出力するデータバッファと、 前記ブロッキングレジスタの出力側と前記第１のデータ
バスとの間に介在し、語長幅の出力のうちの処理データ
長に対応しない部分のみを前記第１のデータバスへ出力
するデータバッファとを備えている。
処理装置は、 バイト長の整数倍を語長とした語長幅を単位としてデー
タを処理し、かつ、バイト長の整数倍で前記語長より短
いデータを処理する情報処理装置において、 前記語長幅のバス幅を有し、内部処理用データを伝送す
る第１および第２のデータバスと、 前記第１および第２のデータバスへの読み出しと、前記
第１のデータバスからの書き込みを語長単位で行う演算
レジスタと、 前記第１および第２のデータバスから２つのデータを入
力して演算を行う演算器と、前記演算レジスタから前記
第２のデータバスへ読み出されたデータを前記演算器へ
入力する時に同じデータを読み込んで保持するブロッキ
ングレジスタと、 前記演算器の出力側と前記第１のデータバスとの間に介
在し、処理データ長に対応する演算結果のみを前記第１
のデータバスへ出力するデータバッファと、 前記ブロッキングレジスタの出力側と前記第１のデータ
バスとの間に介在し、語長幅の出力のうちの処理データ
長に対応しない部分のみを前記第１のデータバスへ出力
するデータバッファとを備えている。
次に本発明のレジスタの部分的更新機能を持つデータ処
理装置を図面を参照して説明す、る。
理装置を図面を参照して説明す、る。
第１図は本発明の第１の実施例を示す図である。第１図
において、１０１はメインデータバス、１０２はサブデ
ータバス、１０３はレジスタ群、１０４は主記憶装置と
のインタフェースレジスタ、１０５はＡＬＵ、１０６は
ブロッキングレジスタである。本発明のブロッキングレ
ジスタ１０６は第８図の従来例に示したものとは異なる
機能を待つ。
において、１０１はメインデータバス、１０２はサブデ
ータバス、１０３はレジスタ群、１０４は主記憶装置と
のインタフェースレジスタ、１０５はＡＬＵ、１０６は
ブロッキングレジスタである。本発明のブロッキングレ
ジスタ１０６は第８図の従来例に示したものとは異なる
機能を待つ。
第２図はブロンキングレジスタ１０６を詳細に示した図
である。第２図において、１０６はブロッキングレジス
タであり、データのビット３１からビット１６と、ビッ
ト１５からビット８の２つの部分に対応した２つのレジ
スタ１０６ ａ、１０６ｂからなる。２０２はサブデー
タバス１０２からの入力であり、レジスタ１０６ａには
ビット３１からビット１６が、レジスタ１０６ｂにはビ
ット１５からビット８が入力される。２０３はメインデ
ータバス１０１への出力であり、入力と同様にビットが
対応している。２０４はレジスタ１０６ａ、１０６ｂへ
の書き込み信号、２０５．２０６はレジスタ１０６ａ、
、１０６ｂの読み出し信号、２０７はデータタイプ指定
信号、２０８はレジスタ１０６の読み出し信号、２０９
は２人力４出力のデコーダ、２１０ ａ 、 ２１０
ｂは出カバソファ、２１１ ａ 、２１１ ｂはＡＮＤ
回路、２１２はＯＲ回路である。
である。第２図において、１０６はブロッキングレジス
タであり、データのビット３１からビット１６と、ビッ
ト１５からビット８の２つの部分に対応した２つのレジ
スタ１０６ ａ、１０６ｂからなる。２０２はサブデー
タバス１０２からの入力であり、レジスタ１０６ａには
ビット３１からビット１６が、レジスタ１０６ｂにはビ
ット１５からビット８が入力される。２０３はメインデ
ータバス１０１への出力であり、入力と同様にビットが
対応している。２０４はレジスタ１０６ａ、１０６ｂへ
の書き込み信号、２０５．２０６はレジスタ１０６ａ、
、１０６ｂの読み出し信号、２０７はデータタイプ指定
信号、２０８はレジスタ１０６の読み出し信号、２０９
は２人力４出力のデコーダ、２１０ ａ 、 ２１０
ｂは出カバソファ、２１１ ａ 、２１１ ｂはＡＮＤ
回路、２１２はＯＲ回路である。
第３図はＡ Ｌ ０４０５の出力側部分を詳細に示した
図である。３０１はＡＬＵ１０５の出力であり、ビット
３１からビットＯまでの３２ビツトからなり、ビット３
１からビット１６、ビット１５からビット８、ビット７
からビット０の３つの部分に分けられてそれぞれ３０１
ａ、３０１ｂ３０１Ｃとなっている。３０２ａ、 ３０
２ｂ、 ３０２ｃの出力は再び３２ビツト幅にまとめら
れてメインデータバス１０１へ接続されている。３０３
ａ、３０３ｂ、３０３ｃはそれぞれ出カバ７フ：ｒ３
０２ａ、３０２ｂ、３０２Ｃの制御信号、３０４はＡＬ
Ｕ１０５の読み出し信号、３０５はデータタイプ指定信
号であり、２０７と同一のものである。また、３０６
ａ 、３０６ ｂはＡＮＤ回路、３０７はＯＲ回路、３
０８はデータタイプ指定信号３０５をデコードするデコ
ーダである。
図である。３０１はＡＬＵ１０５の出力であり、ビット
３１からビットＯまでの３２ビツトからなり、ビット３
１からビット１６、ビット１５からビット８、ビット７
からビット０の３つの部分に分けられてそれぞれ３０１
ａ、３０１ｂ３０１Ｃとなっている。３０２ａ、 ３０
２ｂ、 ３０２ｃの出力は再び３２ビツト幅にまとめら
れてメインデータバス１０１へ接続されている。３０３
ａ、３０３ｂ、３０３ｃはそれぞれ出カバ７フ：ｒ３
０２ａ、３０２ｂ、３０２Ｃの制御信号、３０４はＡＬ
Ｕ１０５の読み出し信号、３０５はデータタイプ指定信
号であり、２０７と同一のものである。また、３０６
ａ 、３０６ ｂはＡＮＤ回路、３０７はＯＲ回路、３
０８はデータタイプ指定信号３０５をデコードするデコ
ーダである。
第１図より第３図を用いて本発明によるデータ処理装置
におけるレジスタをデスティネーション側とするバイト
長の演算の動作を説明する。
におけるレジスタをデスティネーション側とするバイト
長の演算の動作を説明する。
まず、ＡＬＵ１０５への入力データがメインデータバス
１０１ とサブデータバス１０２を経由してＡＬＵ１０
５へ入力される。この時、デスティネーション側となる
レジスタ値はサブデータバス１０２へ読み出される。ソ
ース側データとしてはインタフェースレジスタ１０４内
のデータがレジスタ群１０３からデータがメインデータ
バス１０１へ読み出される。レジスタ群１０３からサブ
データバス１０２へ読み出されたデータはＡＬＵ１０５
へ入力されると同時にブロッキングレジスタ１０６に２
０２を経由して入力される。ブロッキングレジスタ１０
６への書き込み信号２０４としては、レジスタ群１０３
からデスティネーション側としてレジスタを読み出した
信号がそのまま使用される。ＡＬＵ１０５で演算が終了
すると、ＡＬＵ１０５の出力バッファ３０２ａ、３０２
ｂ、 ３０２ｃのうちデータタイプ指定信号３０５で
指定されたデータタイプに対応するバッファだけがメイ
ンデータバス１０１へ演算結果を出力する。第２表にデ
ータタイプ指定信号３０５と、データタイプと、データ
タイプに応じて３０２ａ、３０２ｂ、 ３０２ｃのう
ちのどのバッファが出力を行うかを示す。
１０１ とサブデータバス１０２を経由してＡＬＵ１０
５へ入力される。この時、デスティネーション側となる
レジスタ値はサブデータバス１０２へ読み出される。ソ
ース側データとしてはインタフェースレジスタ１０４内
のデータがレジスタ群１０３からデータがメインデータ
バス１０１へ読み出される。レジスタ群１０３からサブ
データバス１０２へ読み出されたデータはＡＬＵ１０５
へ入力されると同時にブロッキングレジスタ１０６に２
０２を経由して入力される。ブロッキングレジスタ１０
６への書き込み信号２０４としては、レジスタ群１０３
からデスティネーション側としてレジスタを読み出した
信号がそのまま使用される。ＡＬＵ１０５で演算が終了
すると、ＡＬＵ１０５の出力バッファ３０２ａ、３０２
ｂ、 ３０２ｃのうちデータタイプ指定信号３０５で
指定されたデータタイプに対応するバッファだけがメイ
ンデータバス１０１へ演算結果を出力する。第２表にデ
ータタイプ指定信号３０５と、データタイプと、データ
タイプに応じて３０２ａ、３０２ｂ、 ３０２ｃのう
ちのどのバッファが出力を行うかを示す。
第２表
〇−−−−−−−−−−バッファは出力を行うＸ−−−
一一−−−バッファ出力を行わない第２表から明らかな
ように、ＡＬＵ１０５の出力のうちデータタイプ指定信
号３０５で指定されたデータタイプの長さ分だけがメイ
ンデータバス１０１へ出力される。ブロッキングレジス
タ１０６の読み出し信号２０８にはＡＬＵ１０５の読み
出し信号３０４と同じものが用いられる。そのため、Ａ
ＬＵ１０５の出力がメインデータバス１０１へ読み出さ
れるときには同時にブロッキングレジスタ１０６の内容
がメインデータバス１０１に読み出される。読み出し信
号２０８はデータタイプ指定信号２０７に応じてレジス
タ１０６ａ 、 １０６ｂの読み出し信号２０５．２０
６をアクティブにする。第３表にデータタイプ指定信号
２０７と、データタイプと、データタイプに応じたブロ
ッキングレジスタ１０６ａ、１０６ｂのうちのどのレジ
スタの値がメインデータバス１０１へ出力されるかを示
す。
一一−−−バッファ出力を行わない第２表から明らかな
ように、ＡＬＵ１０５の出力のうちデータタイプ指定信
号３０５で指定されたデータタイプの長さ分だけがメイ
ンデータバス１０１へ出力される。ブロッキングレジス
タ１０６の読み出し信号２０８にはＡＬＵ１０５の読み
出し信号３０４と同じものが用いられる。そのため、Ａ
ＬＵ１０５の出力がメインデータバス１０１へ読み出さ
れるときには同時にブロッキングレジスタ１０６の内容
がメインデータバス１０１に読み出される。読み出し信
号２０８はデータタイプ指定信号２０７に応じてレジス
タ１０６ａ 、 １０６ｂの読み出し信号２０５．２０
６をアクティブにする。第３表にデータタイプ指定信号
２０７と、データタイプと、データタイプに応じたブロ
ッキングレジスタ１０６ａ、１０６ｂのうちのどのレジ
スタの値がメインデータバス１０１へ出力されるかを示
す。
第３表
〇−・−・−・−・−メインバスへ出力されるＸ−−・
・−・−メインバスへ出力されない第２表と第３表に示
したように、ＡＬＵ１０５の演算結果のうちデータタイ
プの長さ分だけがメインデータバス１０１へ出力される
と同時に３２ビット全体からデータタイプの長さ分を除
いた部分にはブロッキングレジスタ１０６に保持されて
いた演算前のデスティネーション側レジスタの値が出力
される。こうしてメインデータバス１０１上の値がレジ
スタ群１０３内のデスティネーション側レジスタに書き
込まれることによりレジスタの部分的書き込みが実現さ
れる。
・−・−メインバスへ出力されない第２表と第３表に示
したように、ＡＬＵ１０５の演算結果のうちデータタイ
プの長さ分だけがメインデータバス１０１へ出力される
と同時に３２ビット全体からデータタイプの長さ分を除
いた部分にはブロッキングレジスタ１０６に保持されて
いた演算前のデスティネーション側レジスタの値が出力
される。こうしてメインデータバス１０１上の値がレジ
スタ群１０３内のデスティネーション側レジスタに書き
込まれることによりレジスタの部分的書き込みが実現さ
れる。
第４図は本発明の第２の実施例を示す図である。第４図
において、メインデータバス４０１、サブデータバス４
０２、レジスタ群４０３、インターフェースレジスタ４
０４ 、Ａ Ｌ Ｕ２Ｏ５、ブロッキングレジスタ４０
６はそれぞれ第１図に示した第１の実施例におけるもの
と同一である。また、４０７はバレルシフタ、４０８は
乗算器である。バレルシフタ４０７と乗算器４０８とは
シフト命令、乗算命令の実行を行うときに用いられる。
において、メインデータバス４０１、サブデータバス４
０２、レジスタ群４０３、インターフェースレジスタ４
０４ 、Ａ Ｌ Ｕ２Ｏ５、ブロッキングレジスタ４０
６はそれぞれ第１図に示した第１の実施例におけるもの
と同一である。また、４０７はバレルシフタ、４０８は
乗算器である。バレルシフタ４０７と乗算器４０８とは
シフト命令、乗算命令の実行を行うときに用いられる。
この実施例では、バレルシフタ４０７と乗算器４０８の
メインデータバス４０１への出力に対してもＡ Ｌ Ｕ
２Ｏ５と同様に第１の実施例にて第３図で示した出力部
分と同じ機構を持つため演算結果のうちデータ長に対応
する長さ分だけがメインデータバス４０１ ヘ出力され
る。ブロッキングレジスタ４０６は第２図に示した構成
を持つが、第２図における読み出し信号２０８としてＡ
ＬＵ４０５、バレルシフタ４０７、乗算器４０８の演算
結果の出力信号を論理和したものが用いられる。即ち、
ＡＬＵ４０５、バレルシフタ４０７、乗算器４０８に対
してただひとつのブロッキングレジスタ４０６があれば
、レジスタに対する演算結果の部分的書き込みを行うこ
とができる。
メインデータバス４０１への出力に対してもＡ Ｌ Ｕ
２Ｏ５と同様に第１の実施例にて第３図で示した出力部
分と同じ機構を持つため演算結果のうちデータ長に対応
する長さ分だけがメインデータバス４０１ ヘ出力され
る。ブロッキングレジスタ４０６は第２図に示した構成
を持つが、第２図における読み出し信号２０８としてＡ
ＬＵ４０５、バレルシフタ４０７、乗算器４０８の演算
結果の出力信号を論理和したものが用いられる。即ち、
ＡＬＵ４０５、バレルシフタ４０７、乗算器４０８に対
してただひとつのブロッキングレジスタ４０６があれば
、レジスタに対する演算結果の部分的書き込みを行うこ
とができる。
以上説明したように、本発明によれば、レジスタの部分
的書き込みを行うためにレジスタそのものは語長単位の
読み書き機能さえあればよく、また、演算器が多数存在
してもハードウェアの増加を少なくできる効果があり、
更に、部分的書き込みを行うために演算器の出力とバス
間にレジスタを必要としないため、高速にデータ処理が
行える効果がある。
的書き込みを行うためにレジスタそのものは語長単位の
読み書き機能さえあればよく、また、演算器が多数存在
してもハードウェアの増加を少なくできる効果があり、
更に、部分的書き込みを行うために演算器の出力とバス
間にレジスタを必要としないため、高速にデータ処理が
行える効果がある。
第１図は本発明によるレジスタの部分的更新機能を持つ
データ処理装置の第１の実施例の説明図、第２図は本発
明の第１の実施例におけるブロッキングレジスタの説明
図、第３図は本発明の第１の実施例におけるＡＬＵの出
力部分の説明図、第４図は本発明のレジスタの部分的更
新機能を持つデータ処理装置の第２の実施例の説明図、
第５図は部分的書き込み機能を持ったレジスタの説明図
、第６図は情報処理装置の構成図、第７図は従来のデー
タ処理装置の説明図、第８図は従来のデータ処理装置に
おけるブロッキングレジスタの説明図。 符号の説明 １０１−−−−−・−メインデータバス１０２−−・−
−一−−サブデータバス１０３ ・−−ｍ−−−・レ
ジスタ群１０４・−・−一一一一・・インタフェースレ
ジスタ１０５・−−−−−−−〜−−ＡＬＵ １０６．１０６ ａ 、 １０６ ｂ、−・−・−・
−プロ・７キングレジスタ２０２−、−−−−・・・サ
ブデータバスからの入力２０３−・・−一−−−−・メ
インデータバスへの出力２０４、−ｍ−・−−−−−−
レジスタへの書き込み信号２０５．２０６ −一−−−
−・−レジスタの読み出し信号２０７、−−−−−−−
−データタイプ指定信号２０８・−・−−−−−−レジ
スタの読み出し信号２０９−−−−・−・−デコーダ ３０１．３０１ａ、３０１ｂ、３０１ｃ−・・〜・−Ａ
ＬＵの出力
データ処理装置の第１の実施例の説明図、第２図は本発
明の第１の実施例におけるブロッキングレジスタの説明
図、第３図は本発明の第１の実施例におけるＡＬＵの出
力部分の説明図、第４図は本発明のレジスタの部分的更
新機能を持つデータ処理装置の第２の実施例の説明図、
第５図は部分的書き込み機能を持ったレジスタの説明図
、第６図は情報処理装置の構成図、第７図は従来のデー
タ処理装置の説明図、第８図は従来のデータ処理装置に
おけるブロッキングレジスタの説明図。 符号の説明 １０１−−−−−・−メインデータバス１０２−−・−
−一−−サブデータバス１０３ ・−−ｍ−−−・レ
ジスタ群１０４・−・−一一一一・・インタフェースレ
ジスタ１０５・−−−−−−−〜−−ＡＬＵ １０６．１０６ ａ 、 １０６ ｂ、−・−・−・
−プロ・７キングレジスタ２０２−、−−−−・・・サ
ブデータバスからの入力２０３−・・−一−−−−・メ
インデータバスへの出力２０４、−ｍ−・−−−−−−
レジスタへの書き込み信号２０５．２０６ −一−−−
−・−レジスタの読み出し信号２０７、−−−−−−−
−データタイプ指定信号２０８・−・−−−−−−レジ
スタの読み出し信号２０９−−−−・−・−デコーダ ３０１．３０１ａ、３０１ｂ、３０１ｃ−・・〜・−Ａ
ＬＵの出力
Claims (1)
- 【特許請求の範囲】 バイト長の整数倍を語長とした語長幅を単位としてデー
タを処理し、かつ、バイト長の整数倍で前記語長よりは
短いデータを処理する情報処理装置において、 前記語長幅のバス幅を有し、内部処理用データを伝送す
る第１および第２のデータバスと、 前記第１および第２のデータバスへの読み出しと、前記
第１のデータバスからの書き込みを語長単位で行う演算
レジスタと、 前記第１および第２のデータバスから２つのデータを入
力して演算を行う演算器と、 前記演算レジスタから前記第２のデータバスへ読み出さ
れたデータを前記演算器へ入力する時に同じデータを読
み込んで保持するブロッキングレジスタと、 前記演算器の出力側と前記第１のデータバスとの間に介
在し、処理データ長に対応する演算結果のみを前記第１
のデータバスへ出力するデータバッファと、 前記ブロッキングレジスタの出力側と前記第１のデータ
バスとの間に介在し、語長幅の出力のうちの処理データ
長に対応しない部分のみを前記第１のデータバスへ出力
するデータバッファとを備えたことを特徴とするレジス
タの部分的更新機能を持つデータ処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056808A JPH01230125A (ja) | 1988-03-10 | 1988-03-10 | レジスタの部分的更新機能を持つデータ処理装置 |
| US07/321,399 US5151993A (en) | 1988-03-10 | 1989-03-10 | Data processor performing operation on data having length shorter than one-word length |
| DE68925052T DE68925052T2 (de) | 1988-03-10 | 1989-03-10 | Datenprozessor zur Durchführung einer Operation auf Daten mit einer Länge kürzer als ein Wort |
| EP89104324A EP0334131B1 (en) | 1988-03-10 | 1989-03-10 | Data processor performing operation on data having length shorter than one-word length |
| KR1019890002936A KR920002573B1 (ko) | 1988-03-10 | 1989-03-10 | 데이타 처리기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63056808A JPH01230125A (ja) | 1988-03-10 | 1988-03-10 | レジスタの部分的更新機能を持つデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01230125A true JPH01230125A (ja) | 1989-09-13 |
Family
ID=13037688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63056808A Pending JPH01230125A (ja) | 1988-03-10 | 1988-03-10 | レジスタの部分的更新機能を持つデータ処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5151993A (ja) |
| EP (1) | EP0334131B1 (ja) |
| JP (1) | JPH01230125A (ja) |
| KR (1) | KR920002573B1 (ja) |
| DE (1) | DE68925052T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378382A (en) * | 1993-12-09 | 1995-01-03 | Mitsubishi Kasei Corporation | Piezoelectric ceramic composition for actuator |
| JP2003515214A (ja) * | 1999-11-16 | 2003-04-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 計算を狭いオペランドで実施するための方法と装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3268644B2 (ja) * | 1990-07-27 | 2002-03-25 | キヤノン株式会社 | Ｄｍａ制御装置 |
| JP2832899B2 (ja) | 1993-05-31 | 1998-12-09 | 松下電器産業株式会社 | データ処理装置およびデータ処理方法 |
| GB2286265B (en) * | 1994-01-26 | 1998-02-18 | Advanced Risc Mach Ltd | selectable processing registers |
| US6266756B1 (en) * | 1995-07-17 | 2001-07-24 | Ricoh Company, Ltd. | Central processing unit compatible with bank register CPU |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109122A (ja) * | 1985-11-08 | 1987-05-20 | Nec Corp | 情報処理装置 |
| JPS62156742A (ja) * | 1985-12-27 | 1987-07-11 | Nec Corp | デ−タ書込み制御方式 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4307445A (en) * | 1978-11-17 | 1981-12-22 | Motorola, Inc. | Microprogrammed control apparatus having a two-level control store for data processor |
| US4258419A (en) * | 1978-12-29 | 1981-03-24 | Bell Telephone Laboratories, Incorporated | Data processing apparatus providing variable operand width operation |
| US4272828A (en) * | 1979-01-03 | 1981-06-09 | Honeywell Information Systems Inc. | Arithmetic logic apparatus for a data processing system |
| DE3040931C1 (de) * | 1980-10-30 | 1982-04-29 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Anordnung zur Verknuepfung von Operanden variabler Laenge in Datenverarbeitungsanlagen |
| CA1211219A (en) * | 1982-06-30 | 1986-09-09 | Hideo Kuroda | Digital data code conversion circuit for variable- word-length data code |
| US4488224A (en) * | 1982-08-10 | 1984-12-11 | Ipl Systems, Inc. | System for controlling data flow |
| US4586130A (en) * | 1983-10-03 | 1986-04-29 | Digital Equipment Corporation | Central processing unit for a digital computer |
| US4893235A (en) * | 1983-10-03 | 1990-01-09 | Digital Equipment Corporation | Central processing unit for a digital computer |
| US4785393A (en) * | 1984-07-09 | 1988-11-15 | Advanced Micro Devices, Inc. | 32-Bit extended function arithmetic-logic unit on a single chip |
| US4649477A (en) * | 1985-06-27 | 1987-03-10 | Motorola, Inc. | Operand size mechanism for control simplification |
| JPH0827716B2 (ja) * | 1985-10-25 | 1996-03-21 | 株式会社日立製作所 | データ処理装置及びデータ処理方法 |
-
1988
- 1988-03-10 JP JP63056808A patent/JPH01230125A/ja active Pending
-
1989
- 1989-03-10 US US07/321,399 patent/US5151993A/en not_active Expired - Fee Related
- 1989-03-10 EP EP89104324A patent/EP0334131B1/en not_active Expired - Lifetime
- 1989-03-10 DE DE68925052T patent/DE68925052T2/de not_active Expired - Fee Related
- 1989-03-10 KR KR1019890002936A patent/KR920002573B1/ko not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62109122A (ja) * | 1985-11-08 | 1987-05-20 | Nec Corp | 情報処理装置 |
| JPS62156742A (ja) * | 1985-12-27 | 1987-07-11 | Nec Corp | デ−タ書込み制御方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5378382A (en) * | 1993-12-09 | 1995-01-03 | Mitsubishi Kasei Corporation | Piezoelectric ceramic composition for actuator |
| JP2003515214A (ja) * | 1999-11-16 | 2003-04-22 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 計算を狭いオペランドで実施するための方法と装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5151993A (en) | 1992-09-29 |
| EP0334131B1 (en) | 1995-12-13 |
| EP0334131A2 (en) | 1989-09-27 |
| DE68925052T2 (de) | 1996-07-25 |
| KR890015119A (ko) | 1989-10-28 |
| KR920002573B1 (ko) | 1992-03-30 |
| EP0334131A3 (en) | 1991-09-04 |
| DE68925052D1 (de) | 1996-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5499380A (en) | Data processor and read control circuit, write control circuit therefor | |
| US4037213A (en) | Data processor using a four section instruction format for control of multi-operation functions by a single instruction | |
| WO2003042819A1 (en) | Method and apparatus for interfacing a processor to a coprocessor | |
| JPH0248931B2 (ja) | ||
| US5757685A (en) | Data processing system capable of processing long word data | |
| US4761754A (en) | Vector processor wherein outputs of vector registers are fixedly coupled to inputs of vector calculators | |
| JPH0414385B2 (ja) | ||
| JPS623461B2 (ja) | ||
| US5867696A (en) | Saving a program counter value as the return address in an arbitrary general purpose register | |
| JP2703884B2 (ja) | データ書込み制御方式 | |
| EP0334131B1 (en) | Data processor performing operation on data having length shorter than one-word length | |
| US5751999A (en) | Processor and data memory for outputting and receiving data on different buses for storage in the same location | |
| US4747066A (en) | Arithmetic unit | |
| JP2842024B2 (ja) | レジスタファイル回路 | |
| JPH033047A (ja) | 演算機能付きメモリ | |
| JPS6285326A (ja) | レジスタフアイル方式 | |
| JPH07104997A (ja) | データ処理装置 | |
| JPH03217956A (ja) | データ書き込み制御方式 | |
| JPS6224338A (ja) | メモリ・アクセス方式 | |
| JPH0310977B2 (ja) | ||
| JPH01161436A (ja) | 演算処理装置 | |
| JPH03254965A (ja) | プリンタのメモリバンク切替え装置 | |
| JPH0381880A (ja) | ピクセル・マスク発生方法とグラフィックスプロセッサ | |
| JPS6320631A (ja) | レジスタ選択方式 | |
| JPH0480868A (ja) | 演算回路 |