JPS6236265B2 - - Google Patents
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- Publication number
- JPS6236265B2 JPS6236265B2 JP54105787A JP10578779A JPS6236265B2 JP S6236265 B2 JPS6236265 B2 JP S6236265B2 JP 54105787 A JP54105787 A JP 54105787A JP 10578779 A JP10578779 A JP 10578779A JP S6236265 B2 JPS6236265 B2 JP S6236265B2
- Authority
- JP
- Japan
- Prior art keywords
- shift
- bits
- storage elements
- shift register
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23G—CLEANING OR DE-GREASING OF METALLIC MATERIAL BY CHEMICAL METHODS OTHER THAN ELECTROLYSIS
- C23G1/00—Cleaning or pickling metallic material with solutions or molten salts
- C23G1/36—Regeneration of waste pickling liquors
Landscapes
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Mechanical Engineering (AREA)
- Metallurgy (AREA)
- Organic Chemistry (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置に設けられたシフトパス
の制御方式に関する。
の制御方式に関する。
シフトパスにより接続された一連の記憶素子の
状態をシフトアウトしたり、該一連の記憶素子に
データをシフトインする従来の方式を第１Ａ図お
よび第１Ｂ図を参照して説明する。
状態をシフトアウトしたり、該一連の記憶素子に
データをシフトインする従来の方式を第１Ａ図お
よび第１Ｂ図を参照して説明する。
第１Ａ図および第１Ｂ図に示す装置は、各実装
単位内で記憶素子がシフトパスにより構成された
シフトレジスタ１１……１ｎ、これらのシフトレ
ジスタ１１……１ｎの出力の内の１つを選択する
切替回路３およびこの切替回路３からの出力をシ
フトインするとともに並列セツトが可能でありシ
フトアウトされた内容を前記シフトレジスタ１１
……１ｎに順次シフトインするシフトレジスタ２
から構成されている。
単位内で記憶素子がシフトパスにより構成された
シフトレジスタ１１……１ｎ、これらのシフトレ
ジスタ１１……１ｎの出力の内の１つを選択する
切替回路３およびこの切替回路３からの出力をシ
フトインするとともに並列セツトが可能でありシ
フトアウトされた内容を前記シフトレジスタ１１
……１ｎに順次シフトインするシフトレジスタ２
から構成されている。
ここでシフトレジスタ２のビツト数Ｍは、シフ
トレジスタ１１，……，１ｎのビツト数の内の最
大ビツト数以上として構成される。
トレジスタ１１，……，１ｎのビツト数の内の最
大ビツト数以上として構成される。
シフトレジスタ１１の各ビツトの値ａ，ｂ，
ｃ，ｄ，ｅおよびｆをシフトアウトする場合に
は、第１Ａ図に示したようにシフトレジスタ２の
全ビツトを論理“０”に設定した後最後段ビツト
のみ論理“１”にセツトし、その後シフトレジス
タ１１とシフトレジスタ２とを直列に論理的に接
続しＭビツトだけ循環シフトする。第１Ｂ図はＭ
ビツトだけ循環シフトする。第１Ｂ図はＭビツト
シフト時のシフトレジスタ１１およびシフトレジ
スタ２の状態を示す図である。シフトレジスタ２
の内容はデータ線５を介して外部に読出されたあ
と、循環シフト動作を続行する。切替回路３を介
して読み出されているシフトアウト信号が論理
“１”になつたことを検知するとさらに１ビツト
シフトし、シフトレジスタ１１の各ビツトを元の
値に戻す。
ｃ，ｄ，ｅおよびｆをシフトアウトする場合に
は、第１Ａ図に示したようにシフトレジスタ２の
全ビツトを論理“０”に設定した後最後段ビツト
のみ論理“１”にセツトし、その後シフトレジス
タ１１とシフトレジスタ２とを直列に論理的に接
続しＭビツトだけ循環シフトする。第１Ｂ図はＭ
ビツトだけ循環シフトする。第１Ｂ図はＭビツト
シフト時のシフトレジスタ１１およびシフトレジ
スタ２の状態を示す図である。シフトレジスタ２
の内容はデータ線５を介して外部に読出されたあ
と、循環シフト動作を続行する。切替回路３を介
して読み出されているシフトアウト信号が論理
“１”になつたことを検知するとさらに１ビツト
シフトし、シフトレジスタ１１の各ビツトを元の
値に戻す。
次にシフトレジスタ１１にシフトインする場合
には、シフトアウトの場合と同様Ｍビツトシフト
したあと、シフトレジスタ２に取り出された値を
所定の部分だけ、データ線４からのシフトインデ
ータに置き換える。その後シフトアウトする場合
と同様の終了条件を検出するまでシフトする。
には、シフトアウトの場合と同様Ｍビツトシフト
したあと、シフトレジスタ２に取り出された値を
所定の部分だけ、データ線４からのシフトインデ
ータに置き換える。その後シフトアウトする場合
と同様の終了条件を検出するまでシフトする。
以上の説明から明らかなように、従来の方法は
Ｎビツトの記憶素子を持つ実装単位をシフトアウ
トおよびシフトインするためにＭ＋Ｎ回のシフト
動作を行なつている。
Ｎビツトの記憶素子を持つ実装単位をシフトアウ
トおよびシフトインするためにＭ＋Ｎ回のシフト
動作を行なつている。
従つて、シフトインおよびシフトアウトの対象
とする実装単位の記憶素子数が少ない場合でも、
Ｍ回すなわち特定の実装単位内に設けられた最大
の記憶素子数以上のシフトを行なつている。
とする実装単位の記憶素子数が少ない場合でも、
Ｍ回すなわち特定の実装単位内に設けられた最大
の記憶素子数以上のシフトを行なつている。
シフトパス手段を備えた情報処理装置において
は、該情報処理装置の診断および故障時における
内部状態の読出しの際にシフトインおよびシフト
アトを頻繁に行なつており、シフトインおよびシ
フトアウトに要する時間は、前記診断および内部
状態の読出しの動作速度に直接影響している。従
つて、従来のシフトパス制御方式には上記診断等
の時間を長するという欠点がある。
は、該情報処理装置の診断および故障時における
内部状態の読出しの際にシフトインおよびシフト
アトを頻繁に行なつており、シフトインおよびシ
フトアウトに要する時間は、前記診断および内部
状態の読出しの動作速度に直接影響している。従
つて、従来のシフトパス制御方式には上記診断等
の時間を長するという欠点がある。
本発明の目的は上述の欠点を解決したシフトパ
ス制御方式を提供することにある。
ス制御方式を提供することにある。
本発明の方式は、直列に接続された複数の記憶
素子を単一のシフトレジスタとして動作できるよ
うに各記憶素子間のシフトパスを制御する方式に
おいて、 前記シフトパスのそれぞれに接続された記憶素
子数を記憶する記憶手段と、 前記シフトパスを介して接続された記憶素子群
にシフトインまたはシフトアウトするためのシフ
ト回数を計数するシフト回数計数手段と、 前記記憶手段の値と前記シフト回数計数手段の
回数とを比較する比較手段と、 この比較手段で一致がとられたときに前記シフ
トインまたはシフトアウト動作を停止させる手段
とを含むことを特徴とする。
素子を単一のシフトレジスタとして動作できるよ
うに各記憶素子間のシフトパスを制御する方式に
おいて、 前記シフトパスのそれぞれに接続された記憶素
子数を記憶する記憶手段と、 前記シフトパスを介して接続された記憶素子群
にシフトインまたはシフトアウトするためのシフ
ト回数を計数するシフト回数計数手段と、 前記記憶手段の値と前記シフト回数計数手段の
回数とを比較する比較手段と、 この比較手段で一致がとられたときに前記シフ
トインまたはシフトアウト動作を停止させる手段
とを含むことを特徴とする。
次に本発明について図面を参照して詳細に説明
する。第２図に示す本発明のシステムはシフトイ
ンおよびシフトアウトの対象となる128枚のパツ
ケージ１０１，１０２，……，１０１２７および
１０１２８，……該パツケージ１０１，１０２…
１０１２７および１０１２８とシフト制御部１１
０とを含む装置のテストを実行する診断プロセツ
サ１２０から構成されている。
する。第２図に示す本発明のシステムはシフトイ
ンおよびシフトアウトの対象となる128枚のパツ
ケージ１０１，１０２，……，１０１２７および
１０１２８，……該パツケージ１０１，１０２…
１０１２７および１０１２８とシフト制御部１１
０とを含む装置のテストを実行する診断プロセツ
サ１２０から構成されている。
シフト制御部１１０は、シフトインデータの並
列―直列変換およびシフトアウトデータの直列―
並列変換を行なう32ビツトのシフトレジスタ１３
０、シフトインデータおよびシフトアウトデータ
を一時記憶するための32ビツト×16ワードのメモ
リ１４０、パツケージ１０１，１０２，……，１
０１２７および１０１２８のそれぞれに対応して
各パツケージでシフトパスにより接続されている
記憶素子のビツト数を格納している９ビツト×
128ワードの不揮発性のメモリ１５０、９ビツト
の２進カウンタ１６０、一致回路１７０、前記２
進カウンタ１６０の下位４ビツトの論理和回路１
８０、診断プロセツサ１２０から与えられる７ビ
ツトのパツケージ番号を解読するデコーダ１９
０、切替回路２０，２１および２２および診断プ
ロセツサ１２０からの動作指令信号に従い、これ
らを制御する制御回路２３から構成されている。
なお、パツケージ１０１，１０２，……，１０１
２７および１０１２８のそれぞれシフトパスによ
り接続されている記憶素子のビツト数は最大512
ビツトである。
列―直列変換およびシフトアウトデータの直列―
並列変換を行なう32ビツトのシフトレジスタ１３
０、シフトインデータおよびシフトアウトデータ
を一時記憶するための32ビツト×16ワードのメモ
リ１４０、パツケージ１０１，１０２，……，１
０１２７および１０１２８のそれぞれに対応して
各パツケージでシフトパスにより接続されている
記憶素子のビツト数を格納している９ビツト×
128ワードの不揮発性のメモリ１５０、９ビツト
の２進カウンタ１６０、一致回路１７０、前記２
進カウンタ１６０の下位４ビツトの論理和回路１
８０、診断プロセツサ１２０から与えられる７ビ
ツトのパツケージ番号を解読するデコーダ１９
０、切替回路２０，２１および２２および診断プ
ロセツサ１２０からの動作指令信号に従い、これ
らを制御する制御回路２３から構成されている。
なお、パツケージ１０１，１０２，……，１０１
２７および１０１２８のそれぞれシフトパスによ
り接続されている記憶素子のビツト数は最大512
ビツトである。
次に第２図を参照してシフト制御部１１０の動
作を説明する。
作を説明する。
(1) シフトアウト動作
診断プロセツサ１２０から制御線２４を介し
てシフトアウトの動作指令を与えられたシフト
制御部１１０はアドレス２５を介して送出され
ているパツケージ番号をアドレスとしメモリ１
５０をアクセスし、これに応答してシフトアウ
トの対象となるパツケージの記憶素子数を信号
線３１読み出す。これとともにカウンタ１６０
が全ビツト論理“０”に設定され、切替回路２
２で切替回路２１からのシフトアウトデータが
選択され、デコーダ１９０に制御線３７を介し
てパルス信号が遂次送出される。デコーダ１９
０は該パルスをパツケージ番号で指定されたパ
ツケージにのみ供給し、対象パツケージ１０
１，１０２，……１０１２７および１０１２８
内の記憶素子にシフト動作を行なわせる。これ
と同期して制御線３９を介してシフトレジスタ
１３０およびカウンタ１６０にパルス信号を遂
次送出させシフトレジスタ１３０にデータ線４
３を介して送出されているシフトアウトデータ
をシフトさせ、カウンタ１６０をカウントアツ
プさせるカウンタ１６０の値が信号線３１に読
み出されている記憶素子数に等しくなつたこと
を一致回路１７０により検出すると制御回路２
３はデコーダ１９０に対するパルスの送出を停
止する。この間に対象パツケージ内のシフトパ
スにより接続された記憶素子は、切替回路２１
および２２を介して一巡の循環シフト動作を行
ない元の状態に戻る。また、この循環シフト動
作の際中にカウンタ１６０の下位４ビツトの値
が全て論理“０”につたことが論理和回路１８
０を介して検出されるとその都度シフトレジス
タ１３０内のシフトアウトデータはメモリ１４
０の１ワードに書き込まれる。さらに前記パツ
ケージのシフト動作を終了したときカウンタ１
６０の下位４ビツトの値が全て論理“０”でな
い場合にはシフトレジスタ１３０のシフト動作
およびカウンタ１６０のカウントアツプ動作を
カウンタ１６０の下位４ビツトが全て論理
“０”になるまで続行することにより、シフト
アウトデータの最後のワードの先頭ビツトをシ
フトレジスタ１３０の先頭ビツトに合わせた後
メモリ１４０に書き込む。
てシフトアウトの動作指令を与えられたシフト
制御部１１０はアドレス２５を介して送出され
ているパツケージ番号をアドレスとしメモリ１
５０をアクセスし、これに応答してシフトアウ
トの対象となるパツケージの記憶素子数を信号
線３１読み出す。これとともにカウンタ１６０
が全ビツト論理“０”に設定され、切替回路２
２で切替回路２１からのシフトアウトデータが
選択され、デコーダ１９０に制御線３７を介し
てパルス信号が遂次送出される。デコーダ１９
０は該パルスをパツケージ番号で指定されたパ
ツケージにのみ供給し、対象パツケージ１０
１，１０２，……１０１２７および１０１２８
内の記憶素子にシフト動作を行なわせる。これ
と同期して制御線３９を介してシフトレジスタ
１３０およびカウンタ１６０にパルス信号を遂
次送出させシフトレジスタ１３０にデータ線４
３を介して送出されているシフトアウトデータ
をシフトさせ、カウンタ１６０をカウントアツ
プさせるカウンタ１６０の値が信号線３１に読
み出されている記憶素子数に等しくなつたこと
を一致回路１７０により検出すると制御回路２
３はデコーダ１９０に対するパルスの送出を停
止する。この間に対象パツケージ内のシフトパ
スにより接続された記憶素子は、切替回路２１
および２２を介して一巡の循環シフト動作を行
ない元の状態に戻る。また、この循環シフト動
作の際中にカウンタ１６０の下位４ビツトの値
が全て論理“０”につたことが論理和回路１８
０を介して検出されるとその都度シフトレジス
タ１３０内のシフトアウトデータはメモリ１４
０の１ワードに書き込まれる。さらに前記パツ
ケージのシフト動作を終了したときカウンタ１
６０の下位４ビツトの値が全て論理“０”でな
い場合にはシフトレジスタ１３０のシフト動作
およびカウンタ１６０のカウントアツプ動作を
カウンタ１６０の下位４ビツトが全て論理
“０”になるまで続行することにより、シフト
アウトデータの最後のワードの先頭ビツトをシ
フトレジスタ１３０の先頭ビツトに合わせた後
メモリ１４０に書き込む。
メモリ１４０に対象パツケージのシフトアウ
トデータを全て格納し終ると、該データは１ワ
ード、すなわち、32ビツト単位に切替回路２
０、シフトレジスタ１３０およびデータ線２８
を介して診断プロセツサ１２０に送出し動作を
終了する。
トデータを全て格納し終ると、該データは１ワ
ード、すなわち、32ビツト単位に切替回路２
０、シフトレジスタ１３０およびデータ線２８
を介して診断プロセツサ１２０に送出し動作を
終了する。
(2) シフトイン動作
診断プロセツサ１２０から制御線２４を介し
てシフトインの動作指令を与えられた制御回路
２３は前記シフトアウトの場合と同様にしてメ
モリ１５０の読出しおよびカウンタ１６０のク
リア動作を行なう。次に診断プロセツサ１２０
からデータ線２７を介して、ワード単位に送出
されてくるシフトインデータを切替回路２０、
シフトレジスタ１３０およびデータ線２８を介
してメモリ１４０に書き込む。対象パツケージ
１０１，１０２，……１０１２７および１０１
２８へのシフトインデータの全ワードをメモリ
１４０に格納し終ると、最初のワードを切替回
路２０を介してシフトレジスタ１３０にセツト
し切替回路２２にシフトレジスタ１３０内のシ
フトインデータを選択させる。次にシフトアウ
トの場合と同様に、対象パツケージ内記憶素子
へのシフト指示、シフトレジスタ１３０のシフ
トおよびカウンタ１６０のカウントアツプを同
期して行なう。対象パツケージ内記憶素子への
シフト指示は前記シフトアウトの場合と同様の
終了条件を検出するまで行ない、その間カウン
タ１６０の下位４ビツトが全て理論“０”にな
るつどメモリ１４０からシフトレジスタ１３０
にシフトインデータをセツトする。
てシフトインの動作指令を与えられた制御回路
２３は前記シフトアウトの場合と同様にしてメ
モリ１５０の読出しおよびカウンタ１６０のク
リア動作を行なう。次に診断プロセツサ１２０
からデータ線２７を介して、ワード単位に送出
されてくるシフトインデータを切替回路２０、
シフトレジスタ１３０およびデータ線２８を介
してメモリ１４０に書き込む。対象パツケージ
１０１，１０２，……１０１２７および１０１
２８へのシフトインデータの全ワードをメモリ
１４０に格納し終ると、最初のワードを切替回
路２０を介してシフトレジスタ１３０にセツト
し切替回路２２にシフトレジスタ１３０内のシ
フトインデータを選択させる。次にシフトアウ
トの場合と同様に、対象パツケージ内記憶素子
へのシフト指示、シフトレジスタ１３０のシフ
トおよびカウンタ１６０のカウントアツプを同
期して行なう。対象パツケージ内記憶素子への
シフト指示は前記シフトアウトの場合と同様の
終了条件を検出するまで行ない、その間カウン
タ１６０の下位４ビツトが全て理論“０”にな
るつどメモリ１４０からシフトレジスタ１３０
にシフトインデータをセツトする。
本実施例においてはシフトアウトの際に対象パ
ツケージの最前段の記憶素子を、最後段の記憶素
子に直結してシフトさせ、該シフトをメモリ１５
０に格納されている該パツケージの記憶素子数だ
け行なうことにより、記憶素子各ビツトの状態を
元の状態に戻しているが、次のような方式も可能
である。すなわち、メモリ１５０は各パツケージ
の記憶素子数の上位数ビツトおよび記憶素子を全
く持たないか否かを示すビツトを格納する。シフ
トレジスタ１３０のビツト数をパツケージ１０，
１１，および１２に含まれる記憶素子数の内の最
大素子数以上にし、該シフトレジスタを2n（２
は整数）ビツト位置のブロツクに分割し、シフト
アウトおよびシフトインの際に対象パツケージの
最前段の記憶素子と最後段の記憶素子との間に前
記シフトレジスタの第１のブロツクから上記記憶
素子数の上位数ビツトより決まるブロツクまで
を、すなわち、そのブロツクの最後段ビツトまで
の合計ビツト数が対象とする記憶素子数以上でか
つ該記憶素子数に最も近くなるブロツクまでを挿
入し、該挿入した一連のビツトの最後のビツトの
み論理“１”に他のビツトは全て論理“０”にし
たのち、該挿入したビツト数だけシフトすること
によりシフトアウトデータの最初のビツトをシフ
トレジスタの最前段ビツトに合わせて、シフトレ
ジスタの値を並列読出しする。そして対象パツケ
ージからのシフトアウト出力が論理“１”になつ
たことを検出した次の回までシフトし、記憶素子
の状態を元に戻す。
ツケージの最前段の記憶素子を、最後段の記憶素
子に直結してシフトさせ、該シフトをメモリ１５
０に格納されている該パツケージの記憶素子数だ
け行なうことにより、記憶素子各ビツトの状態を
元の状態に戻しているが、次のような方式も可能
である。すなわち、メモリ１５０は各パツケージ
の記憶素子数の上位数ビツトおよび記憶素子を全
く持たないか否かを示すビツトを格納する。シフ
トレジスタ１３０のビツト数をパツケージ１０，
１１，および１２に含まれる記憶素子数の内の最
大素子数以上にし、該シフトレジスタを2n（２
は整数）ビツト位置のブロツクに分割し、シフト
アウトおよびシフトインの際に対象パツケージの
最前段の記憶素子と最後段の記憶素子との間に前
記シフトレジスタの第１のブロツクから上記記憶
素子数の上位数ビツトより決まるブロツクまで
を、すなわち、そのブロツクの最後段ビツトまで
の合計ビツト数が対象とする記憶素子数以上でか
つ該記憶素子数に最も近くなるブロツクまでを挿
入し、該挿入した一連のビツトの最後のビツトの
み論理“１”に他のビツトは全て論理“０”にし
たのち、該挿入したビツト数だけシフトすること
によりシフトアウトデータの最初のビツトをシフ
トレジスタの最前段ビツトに合わせて、シフトレ
ジスタの値を並列読出しする。そして対象パツケ
ージからのシフトアウト出力が論理“１”になつ
たことを検出した次の回までシフトし、記憶素子
の状態を元に戻す。
本発明のシフトパス制御方式には、シフトイン
およびシフトアウトの際対象となるシフトパス上
の記憶素子のビツト数と極力等しい回数だけシフ
トさせることにより、従来のシフトパス制御方式
による場合に較べ大幅にシフト回数を減少させ、
該シフトパスを使用する診断動作を高速化できる
という効果がある。
およびシフトアウトの際対象となるシフトパス上
の記憶素子のビツト数と極力等しい回数だけシフ
トさせることにより、従来のシフトパス制御方式
による場合に較べ大幅にシフト回数を減少させ、
該シフトパスを使用する診断動作を高速化できる
という効果がある。
第１Ａ図および第１Ｂ図は従来のシフトパス制
御方式を説明するための図および第２図は本発明
によるシフトパス制御方式の一実施例を示す図で
ある。 第１Ａ図、第１Ｂ図および第２図において、１
１，……，１ｎ……シフトレジスタ、２……シフ
トレジスタ、３……切替回路、４，５……データ
線、１０１，１０２，〜，１０１２８……パツケ
ージ、１１０……シフト制御部、１２０……診断
プロセツサ、１３０……シフトレジスタ、１４
０，１５０……メモリ、１６０……カウンタ、１
７０……一致検出回路、１８０……論理和回路、
１９０……デコーダ、２０，２１，２２……切替
回路、２３……制御回路。
御方式を説明するための図および第２図は本発明
によるシフトパス制御方式の一実施例を示す図で
ある。 第１Ａ図、第１Ｂ図および第２図において、１
１，……，１ｎ……シフトレジスタ、２……シフ
トレジスタ、３……切替回路、４，５……データ
線、１０１，１０２，〜，１０１２８……パツケ
ージ、１１０……シフト制御部、１２０……診断
プロセツサ、１３０……シフトレジスタ、１４
０，１５０……メモリ、１６０……カウンタ、１
７０……一致検出回路、１８０……論理和回路、
１９０……デコーダ、２０，２１，２２……切替
回路、２３……制御回路。
Claims (1)
- 【特許請求の範囲】 １ 複数の記憶素子を直列に接続し単一のシフト
レジスタとして動作できるように構成されたシフ
トパスを複数個有しこれらのシフトパスを制御す
るシフトパス制御方式において、 それぞれ前記複数のシフトパスに含まれる前記
記憶素子の数を記憶した記憶手段と、 シフトイン動作またはシフトアウト動作を実行
させる前記シフトパスに含まれる記憶素子の数を
前記記憶手段から与えられこのシフトパスのシフ
ト回数を計数しこのシフトパスに含まれる記憶素
子の数に等しい回数だけシフト動作が行なわれた
ことを検出する検出手段と、 前記検出手段による検出に応答して前記シフト
イン動作またはシフトアウト動作を停止させる停
止手段とを含むことを特徴とするシフトパス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10578779A JPS5629753A (en) | 1979-08-20 | 1979-08-20 | Shift bus control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10578779A JPS5629753A (en) | 1979-08-20 | 1979-08-20 | Shift bus control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5629753A JPS5629753A (en) | 1981-03-25 |
| JPS6236265B2 true JPS6236265B2 (ja) | 1987-08-06 |
Family
ID=14416839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10578779A Granted JPS5629753A (en) | 1979-08-20 | 1979-08-20 | Shift bus control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5629753A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06185465A (ja) * | 1992-12-16 | 1994-07-05 | Seven Ribaa:Kk | エアによりベローズを作動させる薬液自動計量輸注装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020706B2 (ja) * | 1975-05-27 | 1985-05-23 | 日本電信電話株式会社 | 論理装置診断回路 |
-
1979
- 1979-08-20 JP JP10578779A patent/JPS5629753A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06185465A (ja) * | 1992-12-16 | 1994-07-05 | Seven Ribaa:Kk | エアによりベローズを作動させる薬液自動計量輸注装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5629753A (en) | 1981-03-25 |
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