JPS6236460B2 - - Google Patents
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- JPS6236460B2 JPS6236460B2 JP2332581A JP2332581A JPS6236460B2 JP S6236460 B2 JPS6236460 B2 JP S6236460B2 JP 2332581 A JP2332581 A JP 2332581A JP 2332581 A JP2332581 A JP 2332581A JP S6236460 B2 JPS6236460 B2 JP S6236460B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/158—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
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- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】
この発明は、高信頼度が要求されるチヨツパ回
路並列運転において、数相のチヨツパ回路が故障
した時に、あたかも、故障前と同じ働きをする様
考慮した多相並列チヨツパの制御回路に関するも
のである。
路並列運転において、数相のチヨツパ回路が故障
した時に、あたかも、故障前と同じ働きをする様
考慮した多相並列チヨツパの制御回路に関するも
のである。
本発明は、一般の多相並列チヨツパに適用でき
るが、説明の便宜上、２相チヨツパについて述べ
ることにする。
るが、説明の便宜上、２相チヨツパについて述べ
ることにする。
従来、この種の装置として、第１図に示すもの
があつた。図において１は入力電源直流電圧プラ
ス側、２は入力電源直流電圧基準側、３ａ，３ｂ
はヒユーズ、４は主要チヨツパ主回路、５は補用
チヨツパ主回路、６はチヨツピング動作異常検出
器、７は短絡サイリスタ、８は短絡電流抑制抵
抗、９は制御回路、１０は負荷である。
があつた。図において１は入力電源直流電圧プラ
ス側、２は入力電源直流電圧基準側、３ａ，３ｂ
はヒユーズ、４は主要チヨツパ主回路、５は補用
チヨツパ主回路、６はチヨツピング動作異常検出
器、７は短絡サイリスタ、８は短絡電流抑制抵
抗、９は制御回路、１０は負荷である。
次に動作について説明する。従来の回路におい
て正常運転とはヒユーズ３ａ、主要チヨツパ主回
路４、チヨツピング異常検出器６、負荷１０を結
ぶループで回路が形成されている。この時補用チ
ヨツパ主回路５は動作していない。
て正常運転とはヒユーズ３ａ、主要チヨツパ主回
路４、チヨツピング異常検出器６、負荷１０を結
ぶループで回路が形成されている。この時補用チ
ヨツパ主回路５は動作していない。
今、何らかの原因で主要チヨツパ主回路４が、
消弧失敗をして故障したとすると、チヨツピング
異常検出器６は制御回路９へ異常発生を伝達す
る。制御回路９はただちに短絡サイリスタ７のゲ
ートに点弧信号を送り短絡電流抑制抵抗８を介し
て短絡電流を流す。この短絡電流によりヒユーズ
３ａが切れる、これにより主要チヨツパ主回路４
は分離される、その後制御回路９より補用チヨツ
パ主回路５のゲートに信号を送りヒユーズ３ｂ補
用チヨツパ主回路５チヨツピング異常検出器６負
荷１０を結ぶループで回路を形成する、次に主要
チヨツパ主回路４が点弧失敗して故障した場合
は、動作としては上記消弧失敗のときとほぼ同じ
であるがただ短絡サイリスタ７のゲートに信号を
送つても点弧失敗故にヒユーズ３ａが切れない点
が異なるのみである。
消弧失敗をして故障したとすると、チヨツピング
異常検出器６は制御回路９へ異常発生を伝達す
る。制御回路９はただちに短絡サイリスタ７のゲ
ートに点弧信号を送り短絡電流抑制抵抗８を介し
て短絡電流を流す。この短絡電流によりヒユーズ
３ａが切れる、これにより主要チヨツパ主回路４
は分離される、その後制御回路９より補用チヨツ
パ主回路５のゲートに信号を送りヒユーズ３ｂ補
用チヨツパ主回路５チヨツピング異常検出器６負
荷１０を結ぶループで回路を形成する、次に主要
チヨツパ主回路４が点弧失敗して故障した場合
は、動作としては上記消弧失敗のときとほぼ同じ
であるがただ短絡サイリスタ７のゲートに信号を
送つても点弧失敗故にヒユーズ３ａが切れない点
が異なるのみである。
従来の多相チヨツパ装置は以上のように構成さ
れているので、正常状態においては補用チヨツパ
主回路５は全く働いておらず主要チヨツパ主回路
４の異常時のみ駆動させられるため異常時駆動出
来るか否か信頼性が低かつた。又制御回路９にお
いて主要チヨツパ主回路４の故障（消弧失敗）か
ら充分余裕を見て補用チヨツパ主回路５のゲート
を生かす必要があつた、さもないとヒユーズ３ａ
主要チヨツパ主回路４、チヨツピング異常検出器
６、短絡サイリスタ７、短絡電流抑制抵抗８を介
して流れる短絡電流でヒユーズ３ａが切れる以前
に補用チヨツパ主回路５のゲートに信号が入れば
補用回路用ヒユーズ３ｂも切れてしまうのであ
る。又点弧失敗時主要チヨツパ主回路４のケシト
信号を与えなくするため制御回路９が複雑である
などの欠点があつた。
れているので、正常状態においては補用チヨツパ
主回路５は全く働いておらず主要チヨツパ主回路
４の異常時のみ駆動させられるため異常時駆動出
来るか否か信頼性が低かつた。又制御回路９にお
いて主要チヨツパ主回路４の故障（消弧失敗）か
ら充分余裕を見て補用チヨツパ主回路５のゲート
を生かす必要があつた、さもないとヒユーズ３ａ
主要チヨツパ主回路４、チヨツピング異常検出器
６、短絡サイリスタ７、短絡電流抑制抵抗８を介
して流れる短絡電流でヒユーズ３ａが切れる以前
に補用チヨツパ主回路５のゲートに信号が入れば
補用回路用ヒユーズ３ｂも切れてしまうのであ
る。又点弧失敗時主要チヨツパ主回路４のケシト
信号を与えなくするため制御回路９が複雑である
などの欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので制御回路を、一新す
ることにより主回路の２つのチヨツパ主回路を常
に駆動状態とし故障時同時に複数のチヨツパ主回
路を駆動しても問題が出無い様にし、切替え時間
の短縮をはかり又どちらかのチヨツパ主回路が故
障（消弧失敗、点弧失敗）しても悪い主回路を切
り離す様にし制御回路の簡単化が出来るチヨツパ
装置を提供することを目的としている。
去するためになされたもので制御回路を、一新す
ることにより主回路の２つのチヨツパ主回路を常
に駆動状態とし故障時同時に複数のチヨツパ主回
路を駆動しても問題が出無い様にし、切替え時間
の短縮をはかり又どちらかのチヨツパ主回路が故
障（消弧失敗、点弧失敗）しても悪い主回路を切
り離す様にし制御回路の簡単化が出来るチヨツパ
装置を提供することを目的としている。
以下、この発明の一実施例を図について説明す
る第２図において１４，１５の構成は第１図のチ
ヨツパ主回路４，５と同等であるが１４は第１チ
ヨツパ主回路、１５は第２チヨツパ主回路と称
す。１１ａは第１チヨツパNFB、１１ｂは第２
チヨツパNFB、６ａは第１チヨツパチヨツピン
グ異常検出器、６ｂは第２チヨツパチヨツピング
異常検出器、７ａは第１チヨツパ短絡サイリス
タ、８ａは同じく短絡電流抑制抵抗、７ｂは第２
チヨツパ短絡サイリスタ、８ｂは同じく短絡電流
抑制抵抗、１２は制御回路、１３ａ，１３ｂの突
き合わせダイオード、１６は電流検出器である。
第３図において１８ａは第１チヨツパチヨツピン
グ異常検出回路、１８ｂは第２チヨツパチヨツピ
ング異常検出回路、１９ａは第１チヨツパ短絡サ
イリスタ、７ａはゲート信号発生回路、１９ｂは
第２チヨツパ短絡サイリスタ７ｂのゲート信号発
生回路、２０は発振器、２１，２２は積分機能＋
コンパレータ機能をもつ回路、２３は切替回路、
２４はコンパレータ回路、２５は第１チヨツパ点
弧パルス発生回路、２６は微分回路、２７は第１
チヨツパ消弧パルス発生回路、２８は第２チヨツ
パ点弧パルス発生回路、２９は第２チヨツパ消弧
パルス発生回路、３０はローレベル加え算＋切替
回路、３１は第１、第２チヨツパ故障時の点弧パ
ルス発生回路、３２は第１、第２チヨツパ故障時
の消弧パルス発生回路、３４は電流基準回路、３
５は演算器である。第４図において３６は発振器
２０から回路２１への信号、３７は発振器２０か
ら回路２２への信号、３８は回路２１の出力、３
９は回路２２の出力、４０は第１チヨツパ点弧パ
ルス発生器２５の入力、４１は第２チヨツパ点弧
パルス発生器２８の入力、４２は第１チヨツパ消
弧パルス発生器２７の入力、４３は第２チヨツパ
消弧パルス発生器２９の入力、４４はローレベル
加え算＋切替回路３０の出力、４５は第１、第２
チヨツパ故障中の点弧パルス発生回路３１の入
力、４６は第１、第２チヨツパ故障中の消弧パル
ス発生回路３２の入力、４７は演算回路３５の出
力で第２図について動作説明を行なうが、制御回
路１２の一例を第３図に示し、その中の信号の一
例を第４図に示している。
る第２図において１４，１５の構成は第１図のチ
ヨツパ主回路４，５と同等であるが１４は第１チ
ヨツパ主回路、１５は第２チヨツパ主回路と称
す。１１ａは第１チヨツパNFB、１１ｂは第２
チヨツパNFB、６ａは第１チヨツパチヨツピン
グ異常検出器、６ｂは第２チヨツパチヨツピング
異常検出器、７ａは第１チヨツパ短絡サイリス
タ、８ａは同じく短絡電流抑制抵抗、７ｂは第２
チヨツパ短絡サイリスタ、８ｂは同じく短絡電流
抑制抵抗、１２は制御回路、１３ａ，１３ｂの突
き合わせダイオード、１６は電流検出器である。
第３図において１８ａは第１チヨツパチヨツピン
グ異常検出回路、１８ｂは第２チヨツパチヨツピ
ング異常検出回路、１９ａは第１チヨツパ短絡サ
イリスタ、７ａはゲート信号発生回路、１９ｂは
第２チヨツパ短絡サイリスタ７ｂのゲート信号発
生回路、２０は発振器、２１，２２は積分機能＋
コンパレータ機能をもつ回路、２３は切替回路、
２４はコンパレータ回路、２５は第１チヨツパ点
弧パルス発生回路、２６は微分回路、２７は第１
チヨツパ消弧パルス発生回路、２８は第２チヨツ
パ点弧パルス発生回路、２９は第２チヨツパ消弧
パルス発生回路、３０はローレベル加え算＋切替
回路、３１は第１、第２チヨツパ故障時の点弧パ
ルス発生回路、３２は第１、第２チヨツパ故障時
の消弧パルス発生回路、３４は電流基準回路、３
５は演算器である。第４図において３６は発振器
２０から回路２１への信号、３７は発振器２０か
ら回路２２への信号、３８は回路２１の出力、３
９は回路２２の出力、４０は第１チヨツパ点弧パ
ルス発生器２５の入力、４１は第２チヨツパ点弧
パルス発生器２８の入力、４２は第１チヨツパ消
弧パルス発生器２７の入力、４３は第２チヨツパ
消弧パルス発生器２９の入力、４４はローレベル
加え算＋切替回路３０の出力、４５は第１、第２
チヨツパ故障中の点弧パルス発生回路３１の入
力、４６は第１、第２チヨツパ故障中の消弧パル
ス発生回路３２の入力、４７は演算回路３５の出
力で第２図について動作説明を行なうが、制御回
路１２の一例を第３図に示し、その中の信号の一
例を第４図に示している。
第２図〜第４図を使つて動作を説明する、第２
図において、正常状態で、第１チヨツパ主回路１
４と第２チヨツパ主回路１５は交互に点弧、消弧
をくり返している。第３図、第４図を使つてこれ
を説明する。第３図において、発振器２０から、
積分コンパレータ回路２１，２２、へ位相の180
゜ずれた第４図の波形３６，３７で示す信号を入
力する。その結果積分コンパレータ回路２１，２
２の出力は、それぞれ第４図の波形３８，３９と
なる、正常状態においては、第３図の切替回路２
３のゲートを開き、ローレベル加え算＋切替回路
３０のゲートを閉じておく。従つて、電流フイー
ドバツク１６と、電流基準３４とを突き合せて、
演算する演算器３５、を通しての基準、第４図の
波形４７と３８，３９信号との突き合せを、コン
パレータ２４で行ない、第１チヨツパ点弧パルス
発生回路２５の点弧パルス信号、第４図の波形４
０、第２チヨツパ点弧パルス発生回路２８の点弧
パルス信号、第４図の波形４１となり同時に消弧
パルス発生回路２７，２９へも微分回路２６を通
して第４図のそれぞれ波形４２，４３の信号を加
える。
図において、正常状態で、第１チヨツパ主回路１
４と第２チヨツパ主回路１５は交互に点弧、消弧
をくり返している。第３図、第４図を使つてこれ
を説明する。第３図において、発振器２０から、
積分コンパレータ回路２１，２２、へ位相の180
゜ずれた第４図の波形３６，３７で示す信号を入
力する。その結果積分コンパレータ回路２１，２
２の出力は、それぞれ第４図の波形３８，３９と
なる、正常状態においては、第３図の切替回路２
３のゲートを開き、ローレベル加え算＋切替回路
３０のゲートを閉じておく。従つて、電流フイー
ドバツク１６と、電流基準３４とを突き合せて、
演算する演算器３５、を通しての基準、第４図の
波形４７と３８，３９信号との突き合せを、コン
パレータ２４で行ない、第１チヨツパ点弧パルス
発生回路２５の点弧パルス信号、第４図の波形４
０、第２チヨツパ点弧パルス発生回路２８の点弧
パルス信号、第４図の波形４１となり同時に消弧
パルス発生回路２７，２９へも微分回路２６を通
して第４図のそれぞれ波形４２，４３の信号を加
える。
従つて、正常状態においては第４図の４０と４
１、また４２と４３の波形は位相が180゜ずれた
信号になつており、これにより第２図の主回路は
駆動されるため、第１、第２チヨツパ主回路１
４，１５は交互に点弧、消弧をくり返えすことに
なる。
１、また４２と４３の波形は位相が180゜ずれた
信号になつており、これにより第２図の主回路は
駆動されるため、第１、第２チヨツパ主回路１
４，１５は交互に点弧、消弧をくり返えすことに
なる。
今、何らかの原因で例えば、第１チヨツパ主回
路１４が故障したと仮定すると、チヨツピング異
常検出器６ａが異常を検出し、第３図のチヨツピ
ング異常検出回路１８ａが作動し、この出力の１
つが切替回路２３のゲートを閉め、ローレベル加
算器＋切替回路３０のゲートを開くと同時に短絡
サイリスタ７ａのゲート信号発生回路１９ａへ信
号を送る。これにより、短絡サイリスタ７ａが導
通し、短絡電流によりNFB１１ａがトリツプす
る、一方、制御回路１２は切替回路２３がゲート
を閉じ、ローレベル加算器＋切替回路３０におい
て第４図の波形３８，３９のローレベル加え算が
行なわれ、３０の出力には第４図の波形４４が出
てくる。以下は正常状態と同様である、第４図の
波形４７と４４が２４で比較される、この状態を
波形４５に示す。又微分回路２６を通した第４図
の波形４６の信号を、第１、第２チヨツパ主回路
の消弧パルスとして同時に与える。
路１４が故障したと仮定すると、チヨツピング異
常検出器６ａが異常を検出し、第３図のチヨツピ
ング異常検出回路１８ａが作動し、この出力の１
つが切替回路２３のゲートを閉め、ローレベル加
算器＋切替回路３０のゲートを開くと同時に短絡
サイリスタ７ａのゲート信号発生回路１９ａへ信
号を送る。これにより、短絡サイリスタ７ａが導
通し、短絡電流によりNFB１１ａがトリツプす
る、一方、制御回路１２は切替回路２３がゲート
を閉じ、ローレベル加算器＋切替回路３０におい
て第４図の波形３８，３９のローレベル加え算が
行なわれ、３０の出力には第４図の波形４４が出
てくる。以下は正常状態と同様である、第４図の
波形４７と４４が２４で比較される、この状態を
波形４５に示す。又微分回路２６を通した第４図
の波形４６の信号を、第１、第２チヨツパ主回路
の消弧パルスとして同時に与える。
主回路は、点弧失敗であろうと、消弧失敗であ
ろうと、NFB１１をトリツプさせるので、故障
主回路は切り離されるため、ゲートに信号を与え
られても、不具合いは生じない。
ろうと、NFB１１をトリツプさせるので、故障
主回路は切り離されるため、ゲートに信号を与え
られても、不具合いは生じない。
又第２図のダイオード１３によりNFB１１の
トリツプ動作中、制御回路が健全なチヨツパ主回
路のゲートに信号を送つても、２次故障は誘発さ
れず、正常状態の２倍の周波数で電力を出力し、
負荷にとつては、正常状態の時も異常状態のとき
も、同じ周波数で電力を供給されていることにな
る。
トリツプ動作中、制御回路が健全なチヨツパ主回
路のゲートに信号を送つても、２次故障は誘発さ
れず、正常状態の２倍の周波数で電力を出力し、
負荷にとつては、正常状態の時も異常状態のとき
も、同じ周波数で電力を供給されていることにな
る。
尚、上記実施例では、２相並列チヨツパ主回路
で述べたが、一般に多相並列チヨツパ主回路に適
応される。又、主回路切り離しをNFBで述べた
が、ヒユーズ等高速引きはずし装置を用いても良
あ。
で述べたが、一般に多相並列チヨツパ主回路に適
応される。又、主回路切り離しをNFBで述べた
が、ヒユーズ等高速引きはずし装置を用いても良
あ。
以上のように、この発明によれば、多相のチヨ
ツパ主回路が正常状態においても駆動しているの
で、万一の場合、トラブルの発生した相を残りの
何相かのチヨツパ主回路で賄え、信頼性が高く、
また故障検出、切替等を電気信号で取り扱うた
め、切替時間が短縮できる。また故障後、異常主
回路はNFB等により完全に切り離してしまうた
め、故障チヨツパ主回路のサイリスタゲートに信
号が入つても、差し支えなく、制御回路も簡単化
される効果がある。
ツパ主回路が正常状態においても駆動しているの
で、万一の場合、トラブルの発生した相を残りの
何相かのチヨツパ主回路で賄え、信頼性が高く、
また故障検出、切替等を電気信号で取り扱うた
め、切替時間が短縮できる。また故障後、異常主
回路はNFB等により完全に切り離してしまうた
め、故障チヨツパ主回路のサイリスタゲートに信
号が入つても、差し支えなく、制御回路も簡単化
される効果がある。
第１図は従来の２相チヨツパ装置を示す回路
図、第２図はこの発明の一実施例を示す回路図、
第３図はこの発明の一実施例による制御回路の詳
細を示すブロツク図、第４図は第３図に示すブロ
ツクの各部の波形を示す波形図である。 ４…主要チヨツパ主回路、５…補用チヨツパ主
回路、６…チヨツピング異常検出器、７…短絡サ
イリスタ、８…短絡電流抑制抵抗、９…制御回
路、１０…負荷、１２…本発明制御回路、１３…
ダイオード、１４…第１チヨツパ主回路、１５…
第２チヨツパ主回路、１６…電流検出器、１８…
チヨツピング異常検出回路、１９…短絡サイリス
タゲートパルス発生回路、２０…発振器、２１，
２２…積分＋コンパレータ回路、２３…切替回
路、２４…コンパレータ、２５…第１チヨツパ点
弧パルス、２６…微分回路、２７…第１チヨツパ
消弧パルス回路、２８…第２チヨツパ点弧パル
ス、２９…第２チヨツパ消弧パルス回路、３０…
ローレベル加え算器＋切替回路、３１…故障時第
１、第２チヨツパ主回路点弧パルス回路、３２…
故障時第１、第２チヨツパ主回路消弧パルス回
路、３４…電流基準、３５…演算回路。なお、各
図中、同一符号は、同一あるいは相当部分を示す
ものとする。
図、第２図はこの発明の一実施例を示す回路図、
第３図はこの発明の一実施例による制御回路の詳
細を示すブロツク図、第４図は第３図に示すブロ
ツクの各部の波形を示す波形図である。 ４…主要チヨツパ主回路、５…補用チヨツパ主
回路、６…チヨツピング異常検出器、７…短絡サ
イリスタ、８…短絡電流抑制抵抗、９…制御回
路、１０…負荷、１２…本発明制御回路、１３…
ダイオード、１４…第１チヨツパ主回路、１５…
第２チヨツパ主回路、１６…電流検出器、１８…
チヨツピング異常検出回路、１９…短絡サイリス
タゲートパルス発生回路、２０…発振器、２１，
２２…積分＋コンパレータ回路、２３…切替回
路、２４…コンパレータ、２５…第１チヨツパ点
弧パルス、２６…微分回路、２７…第１チヨツパ
消弧パルス回路、２８…第２チヨツパ点弧パル
ス、２９…第２チヨツパ消弧パルス回路、３０…
ローレベル加え算器＋切替回路、３１…故障時第
１、第２チヨツパ主回路点弧パルス回路、３２…
故障時第１、第２チヨツパ主回路消弧パルス回
路、３４…電流基準、３５…演算回路。なお、各
図中、同一符号は、同一あるいは相当部分を示す
ものとする。
Claims (1)
- １ 多相並列チヨツパ主回路を制御するものにお
いて、各チヨツパ主回路と入力電源との間にそれ
ぞれ挿入され、通過電流の増大により動作する複
数の引外し装置、この引外し装置と上記各チヨツ
パ主回路との間にそれぞれ挿入され、入力信号を
受けて対応する上記引外し装置に短絡電流を流す
複数の第１の回路、それぞれ所定角位相のずれた
信号を発生する複数の第２の回路、この複数の第
２の回路の発生信号により対応するチヨツパ主回
路の点弧信号、消弧信号をそれぞれ導出し、発生
する複数の第３の回路、上記複数の第２の回路の
発生する信号を加え合した信号を発生する第４の
回路、この第４の回路の出力により各チヨツパ主
回路の点弧信号、消弧信号を導出する第５の回
路、任意のチヨツパ主回路の異常を検出する第６
の回路、この第６の回路の動作により上記任意の
チヨツパ主回路に対応する第１の回路に入力信号
を供給する第７の回路、上記第６の回路の動作に
より、上記第３の回路の動作を断ち、上記第５の
回路の発生する点弧信号、消弧信号を各チヨツパ
主回路へ供給する第８の回路を備えたことを特徴
とする多相並列チヨツパ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332581A JPS57138865A (en) | 1981-02-18 | 1981-02-18 | Polyphase parallel chopper controlling device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332581A JPS57138865A (en) | 1981-02-18 | 1981-02-18 | Polyphase parallel chopper controlling device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57138865A JPS57138865A (en) | 1982-08-27 |
| JPS6236460B2 true JPS6236460B2 (ja) | 1987-08-07 |
Family
ID=12107426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332581A Granted JPS57138865A (en) | 1981-02-18 | 1981-02-18 | Polyphase parallel chopper controlling device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57138865A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6169368A (ja) * | 1984-09-12 | 1986-04-09 | Toyota Motor Corp | 多相チヨツパ装置 |
| DE102024121436A1 (de) * | 2024-07-26 | 2026-01-29 | Embex Gmbh | Wandlervorrichtung |
-
1981
- 1981-02-18 JP JP2332581A patent/JPS57138865A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57138865A (en) | 1982-08-27 |
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