JPS6237533B2 - - Google Patents
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- JPS6237533B2 JPS6237533B2 JP2961678A JP2961678A JPS6237533B2 JP S6237533 B2 JPS6237533 B2 JP S6237533B2 JP 2961678 A JP2961678 A JP 2961678A JP 2961678 A JP2961678 A JP 2961678A JP S6237533 B2 JPS6237533 B2 JP S6237533B2
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- JP
- Japan
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- insulating film
- contact
- oxide film
- rom
- silicon oxide
- Prior art date
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、集積回路装置の製造方法にかかり、
特にリードオンリーメモリー（Read Only
Memory、以下ROMと略す）の製造方法に関す
るものである。
特にリードオンリーメモリー（Read Only
Memory、以下ROMと略す）の製造方法に関す
るものである。
ROMマトリツクスの要素としては抵抗、容
量、ダイオードなどが使え、初期のデイジタル・
コンピユーターの時代には簡単なダイオードを用
いたROMが用いられていたが、現在ではMOS型
トランジスターを用いるのが普通であり、マイク
ロ・コンピユーターの普及と共に、その構成要員
の一つであるROMも数多くのコードが使用され
るようになつてきた。
量、ダイオードなどが使え、初期のデイジタル・
コンピユーターの時代には簡単なダイオードを用
いたROMが用いられていたが、現在ではMOS型
トランジスターを用いるのが普通であり、マイク
ロ・コンピユーターの普及と共に、その構成要員
の一つであるROMも数多くのコードが使用され
るようになつてきた。
電気的に書込みができ、紫外線照射又は電気的
に消去できるプログラム可能ROM（PROM）を
除くと、一般のROMはマスクROMと呼ばれてお
り、コードの選択は、ROMマトリツクスを構成
するMOS型トランジスターのゲートの有無又は
コンタクトの有無などをゲートのマスク又はコン
タクトのマスクで選択することによつてなされる
が、ROMコードの受注から出荷までの期間を短
縮するため、なるべく完成に近い工程で選択する
のが普通であり、現在では、コンクタトで選択す
るのが一般的になつている。
に消去できるプログラム可能ROM（PROM）を
除くと、一般のROMはマスクROMと呼ばれてお
り、コードの選択は、ROMマトリツクスを構成
するMOS型トランジスターのゲートの有無又は
コンタクトの有無などをゲートのマスク又はコン
タクトのマスクで選択することによつてなされる
が、ROMコードの受注から出荷までの期間を短
縮するため、なるべく完成に近い工程で選択する
のが普通であり、現在では、コンクタトで選択す
るのが一般的になつている。
まず第１図を用い、従来のコンタクト選択方式
によるマスクROMについて説明する。第１図Ａ
は、シリコン・ゲートMOS型ROMの構造を上か
らみた平面図であり、第１図Ｂは第１図ＡのＸ−
X′の断面構造を示すものである。この図でROM
のコードは、コンタクト・マスクによつて選択さ
れている。この構造では、アルミ配線１４と接触
する酸化膜１１の部分はリンガラスになつている
のが普通である。しかしながらこのようなリンガ
ラスは、微量の水分の存在によつて、 P2O5＋3H2O→2H3PO4 の反応を起こし、リン酸を生じ、これは、アルミ
配線を劣化させてしまうので、この構造では耐湿
性が非常に弱い。
によるマスクROMについて説明する。第１図Ａ
は、シリコン・ゲートMOS型ROMの構造を上か
らみた平面図であり、第１図Ｂは第１図ＡのＸ−
X′の断面構造を示すものである。この図でROM
のコードは、コンタクト・マスクによつて選択さ
れている。この構造では、アルミ配線１４と接触
する酸化膜１１の部分はリンガラスになつている
のが普通である。しかしながらこのようなリンガ
ラスは、微量の水分の存在によつて、 P2O5＋3H2O→2H3PO4 の反応を起こし、リン酸を生じ、これは、アルミ
配線を劣化させてしまうので、この構造では耐湿
性が非常に弱い。
これと解決する方法として、リンガラスとアル
ミの間に気相成長シリコン酸化膜を0.1〜1.0μの
厚さに形成しこのシリコン酸化膜を熱処理して稠
密化し、リンガラス層とアルミ配線を直接接触さ
せない方法が考えられている。しかしながらこの
場合には、コンタクト部分のシリコン酸化膜厚が
厚くなるため、コンタクト・エツチングがむづか
しくなることと、コンタクト部でのアルミの段切
れが起りやすくなるという新たな欠点が発生す
る。
ミの間に気相成長シリコン酸化膜を0.1〜1.0μの
厚さに形成しこのシリコン酸化膜を熱処理して稠
密化し、リンガラス層とアルミ配線を直接接触さ
せない方法が考えられている。しかしながらこの
場合には、コンタクト部分のシリコン酸化膜厚が
厚くなるため、コンタクト・エツチングがむづか
しくなることと、コンタクト部でのアルミの段切
れが起りやすくなるという新たな欠点が発生す
る。
これを解決するために、該気相成長シリコン酸
化膜を形成する前と後に、同一のコンタクト・マ
スクを用いてもコンタクトの穴あけをすることが
なされている。この方式によれば第１のコンタク
トの孔あけの時に、コンタクトの形状はテーパー
をもつてあけられるため、次に気相成長シリコン
酸化膜を敷いた後のコンタクト孔における酸化膜
の段差が小さくなること、すなわち、酸化膜の急
しゆんな段差が少なくなり、コンタクト部でのア
ルミの段切れが発生しにくくなるという利点が生
ずるが、他方、コンタクト孔あけ−気相成長シリ
コン酸化膜形成−コンタクト孔あけと工程が長く
なるために、ROMコードを受注してから、出荷
するまでの納期が遅くなるという欠点があつた。
化膜を形成する前と後に、同一のコンタクト・マ
スクを用いてもコンタクトの穴あけをすることが
なされている。この方式によれば第１のコンタク
トの孔あけの時に、コンタクトの形状はテーパー
をもつてあけられるため、次に気相成長シリコン
酸化膜を敷いた後のコンタクト孔における酸化膜
の段差が小さくなること、すなわち、酸化膜の急
しゆんな段差が少なくなり、コンタクト部でのア
ルミの段切れが発生しにくくなるという利点が生
ずるが、他方、コンタクト孔あけ−気相成長シリ
コン酸化膜形成−コンタクト孔あけと工程が長く
なるために、ROMコードを受注してから、出荷
するまでの納期が遅くなるという欠点があつた。
本発明は、上記諸々の欠点を解決する有効な半
導体装置およびその製造方法、とくに有効な
ROMの作製方法及びROMの構造を提供すること
を目的とするものである。
導体装置およびその製造方法、とくに有効な
ROMの作製方法及びROMの構造を提供すること
を目的とするものである。
本発明による半導体装置のコンタクトたとえば
ROMのコンタクトはまず全てのコンタクト孔が
あいたマスクを用いて全てのコンタクト孔をあけ
る工程と、気相成長シリコン酸化膜のウエハー上
全面に形成して該コンタクト孔をおおう工程と、
該気相成長シリコン酸化膜を稠密化するための熱
処理を加える工程と、コンタクト孔のうちの所望
するコンタクト孔たとえば所望するコードが入つ
た第２のコンタクト・マスクで選択的にコンタク
ト孔をあける工程とを含んで形成されることを特
徴とする。
ROMのコンタクトはまず全てのコンタクト孔が
あいたマスクを用いて全てのコンタクト孔をあけ
る工程と、気相成長シリコン酸化膜のウエハー上
全面に形成して該コンタクト孔をおおう工程と、
該気相成長シリコン酸化膜を稠密化するための熱
処理を加える工程と、コンタクト孔のうちの所望
するコンタクト孔たとえば所望するコードが入つ
た第２のコンタクト・マスクで選択的にコンタク
ト孔をあける工程とを含んで形成されることを特
徴とする。
以下本発明の実施例を第２図により説明する。
第２図を参照すると（511）面をもち、比抵抗４
Ω−cmのシリコン基板上に通常のプロセスに従つ
てシリコンゲート２３、ソース、ドレインとなる
N+領域２２が形成されている。ここで、第１の
コンタクト・マスクを用いて全てのコンタクト孔
２６をあける。次いで、気相成長シリコン酸化膜
２７をウエハ−上全面に0.5μ形成し、該シリコ
ン酸化膜を稠密化させるため900℃のスチーム雰
囲気中で20分間熱処理を行う。次いて、第２のコ
ンタクト・マスクを用いてROMコードに従い希
望のコンタクト孔２６′をあけ、アルミ配線２４
を形成すればROMは完成となる。
第２図を参照すると（511）面をもち、比抵抗４
Ω−cmのシリコン基板上に通常のプロセスに従つ
てシリコンゲート２３、ソース、ドレインとなる
N+領域２２が形成されている。ここで、第１の
コンタクト・マスクを用いて全てのコンタクト孔
２６をあける。次いで、気相成長シリコン酸化膜
２７をウエハ−上全面に0.5μ形成し、該シリコ
ン酸化膜を稠密化させるため900℃のスチーム雰
囲気中で20分間熱処理を行う。次いて、第２のコ
ンタクト・マスクを用いてROMコードに従い希
望のコンタクト孔２６′をあけ、アルミ配線２４
を形成すればROMは完成となる。
本方式によるROMは、全コードに共通な第１
のコンタクトのマスクで全てのコンタクトを孔あ
けし、気相成長シリコン酸化膜を形成した段階で
ストツクしておけるのでROMのコードを受注し
てからは、コンタクトは１回でよく受注から出荷
までの納期を大巾に短縮できるという利点、リン
ガラスとアルミ配線とが直接接触していないため
に、耐湿性が非常に秀れているという利点、およ
びポリシリ配線とアルミ配線との交差部品も、該
気相成長シリコン酸化膜の分だけ厚くなるので、
容量が減り、ポリシリ配線の電位とアルミ配線の
電位との相互作用、いわゆるクロス・トークが減
り、スピードもアツプするという利点などが生ま
れる。
のコンタクトのマスクで全てのコンタクトを孔あ
けし、気相成長シリコン酸化膜を形成した段階で
ストツクしておけるのでROMのコードを受注し
てからは、コンタクトは１回でよく受注から出荷
までの納期を大巾に短縮できるという利点、リン
ガラスとアルミ配線とが直接接触していないため
に、耐湿性が非常に秀れているという利点、およ
びポリシリ配線とアルミ配線との交差部品も、該
気相成長シリコン酸化膜の分だけ厚くなるので、
容量が減り、ポリシリ配線の電位とアルミ配線の
電位との相互作用、いわゆるクロス・トークが減
り、スピードもアツプするという利点などが生ま
れる。
本発明の実施例をＮ−チヤンネル型のMOSIC
を例にして説明したが、本発明はＰ−チヤンネル
型および相補型MOS（CMOS）を用いたROMに
も適用できることは言うまでもない。また気相成
長シリコン酸化膜をリンガラス上に敷いた例で説
明したあるが、シリコン酸化膜はスパツタリング
等で成長させたものでもよい。シリコン酸化膜の
稠密化の為の熱処理は、スチーム雰囲気で行うの
が最も歩留がよいが他にN2雰囲気、ドライO2雰
囲気等でもよい。尚、該シリコン酸化膜の成長温
度が高くて成長済の段階ですでに十分に膜が稠密
化しているような場合には、膜の稠密化のための
熱処理が不要であることは言うまでもない。ま
た、該気相成長のシリコン酸化膜の膜厚は0.5μ
の例を示したが、デバイスによつては、0.1〜1.0
μの間の任意の値をとることが有効である。又、
このシリコン酸化膜の稠密化の熱処理は700〜
1100℃の範囲が有効である。
を例にして説明したが、本発明はＰ−チヤンネル
型および相補型MOS（CMOS）を用いたROMに
も適用できることは言うまでもない。また気相成
長シリコン酸化膜をリンガラス上に敷いた例で説
明したあるが、シリコン酸化膜はスパツタリング
等で成長させたものでもよい。シリコン酸化膜の
稠密化の為の熱処理は、スチーム雰囲気で行うの
が最も歩留がよいが他にN2雰囲気、ドライO2雰
囲気等でもよい。尚、該シリコン酸化膜の成長温
度が高くて成長済の段階ですでに十分に膜が稠密
化しているような場合には、膜の稠密化のための
熱処理が不要であることは言うまでもない。ま
た、該気相成長のシリコン酸化膜の膜厚は0.5μ
の例を示したが、デバイスによつては、0.1〜1.0
μの間の任意の値をとることが有効である。又、
このシリコン酸化膜の稠密化の熱処理は700〜
1100℃の範囲が有効である。
第１図Ａは、従来技術によるROMの平面図で
あり、第１図Ｂは第１図Ａを切断線Ｘ−X′に沿
つて切断し矢印の方向を視た断面図である。第２
図は本発明の一実施例を示す断面図である。 尚、図において、１１，２１……熱シリコン酸
化膜、１２，２２……Ｎ拡散層（ソース・ドレイ
ン領域）、１３，２３……ポリシリコン（ゲー
ト）、１４，２４……アルミ配線、１５，２５…
…ゲート酸化膜、１６……コンタクト孔、２６…
…第１のマスクで開けられたコンタクト孔、２
６′……第２のマスクで開けられたコンタクトで
ある。
あり、第１図Ｂは第１図Ａを切断線Ｘ−X′に沿
つて切断し矢印の方向を視た断面図である。第２
図は本発明の一実施例を示す断面図である。 尚、図において、１１，２１……熱シリコン酸
化膜、１２，２２……Ｎ拡散層（ソース・ドレイ
ン領域）、１３，２３……ポリシリコン（ゲー
ト）、１４，２４……アルミ配線、１５，２５…
…ゲート酸化膜、１６……コンタクト孔、２６…
…第１のマスクで開けられたコンタクト孔、２
６′……第２のマスクで開けられたコンタクトで
ある。
Claims (1)
- 【特許請求の範囲】 １ 複数のROM素子が設けられた半導体基板の
一主面上の第１の絶縁膜に第１のコンタクト・マ
スクを用いて全ての該複数の素子にそれぞれ達す
る複数の開孔を形成する工程と、該第１の絶縁膜
上および全ての該開孔内に第２の絶縁膜を被着す
る工程と、しかる後所望するコードが入つた第２
のコンタクト・マスクを用いて前記複数の開孔の
うち選択的に選ばれた一群の開孔内の前記第２の
絶縁膜に前記素子に達するコンタクト孔を設ける
工程と、次に該第２の絶縁膜上を延在し該コンタ
クト孔を通して選ばれた素子に接続する配線層を
形成する工程とを有することを特徴とする集積回
路装置の製造方法。 ２ 第２の絶縁膜は気相成長で形成し、その後
700〜1100℃で熱処理して形成することを特徴と
する特許請求の範囲第１項記載の集積回路装置の
製造方法。 ３ 第２の絶縁膜は気相成長したシリコン酸化膜
であり、第１の絶縁膜は表面にリンガラス層を形
成した絶縁膜であることを特徴とする特許請求の
範囲第１項記載の集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2961678A JPS54121685A (en) | 1978-03-14 | 1978-03-14 | Ic and method of fabricating same |
| US06/019,293 US4255210A (en) | 1978-03-14 | 1979-03-12 | Method for manufacturing a read-only memory device |
| DE2909996A DE2909996C2 (de) | 1978-03-14 | 1979-03-14 | Nur-Lese-Speicher und Verfahren zu seiner Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2961678A JPS54121685A (en) | 1978-03-14 | 1978-03-14 | Ic and method of fabricating same |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58208695A Division JPS59130463A (ja) | 1983-11-07 | 1983-11-07 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54121685A JPS54121685A (en) | 1979-09-20 |
| JPS6237533B2 true JPS6237533B2 (ja) | 1987-08-13 |
Family
ID=12280998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2961678A Granted JPS54121685A (en) | 1978-03-14 | 1978-03-14 | Ic and method of fabricating same |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4255210A (ja) |
| JP (1) | JPS54121685A (ja) |
| DE (1) | DE2909996C2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030170A (ja) * | 1983-07-29 | 1985-02-15 | Hitachi Ltd | 高集積読み出し専用メモリ |
| JPS60163455A (ja) * | 1984-02-03 | 1985-08-26 | Toshiba Corp | 読み出し専用記憶装置及びその製造方法 |
| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
| TW287313B (ja) * | 1995-02-20 | 1996-10-01 | Matsushita Electric Industrial Co Ltd | |
| TW313706B (en) * | 1997-01-10 | 1997-08-21 | United Microelectronics Corp | Read only memory structure and manufacturing method thereof |
| US5956610A (en) * | 1997-05-22 | 1999-09-21 | Advanced Micro Devices, Inc. | Method and system for providing electrical insulation for local interconnect in a logic circuit |
| KR100301801B1 (ko) * | 1997-12-30 | 2001-10-27 | 김영환 | 마스크롬 셀의 제조방법 |
| DE10045192A1 (de) * | 2000-09-13 | 2002-04-04 | Siemens Ag | Organischer Datenspeicher, RFID-Tag mit organischem Datenspeicher, Verwendung eines organischen Datenspeichers |
| JP2002343893A (ja) * | 2001-05-15 | 2002-11-29 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US8320153B2 (en) | 2008-06-20 | 2012-11-27 | Infineon Technologies Ag | Semiconductor device and method for making same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3576478A (en) * | 1969-07-22 | 1971-04-27 | Philco Ford Corp | Igfet comprising n-type silicon substrate, silicon oxide gate insulator and p-type polycrystalline silicon gate electrode |
| US3756876A (en) * | 1970-10-27 | 1973-09-04 | Cogar Corp | Fabrication process for field effect and bipolar transistor devices |
| US3914855A (en) * | 1974-05-09 | 1975-10-28 | Bell Telephone Labor Inc | Methods for making MOS read-only memories |
| JPS605062B2 (ja) * | 1974-09-26 | 1985-02-08 | 株式会社東芝 | 半導体論理回路装置 |
| JPS51111020A (en) * | 1975-03-26 | 1976-10-01 | Hitachi Ltd | Semiconductor fixing memory equipment |
| JPS5232270A (en) * | 1975-09-05 | 1977-03-11 | Hitachi Ltd | Passivation film formaion by sputtering |
-
1978
- 1978-03-14 JP JP2961678A patent/JPS54121685A/ja active Granted
-
1979
- 1979-03-12 US US06/019,293 patent/US4255210A/en not_active Expired - Lifetime
- 1979-03-14 DE DE2909996A patent/DE2909996C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2909996C2 (de) | 1984-05-10 |
| US4255210A (en) | 1981-03-10 |
| DE2909996A1 (de) | 1979-09-27 |
| JPS54121685A (en) | 1979-09-20 |
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