JPS6237536B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は電気回路装置更に詳細にはデジタル−
アナログ変換器（Ｄ−Ａ変換器）のような装置の
動作特性を選択的に調整する装置に関する。

材料、周囲状況及び製造工程における微少変化
により、多数の電子回路装置を製品品質における
所望の仕様に正確に合わせて製造することは実施
不可能である。従つて製造誤差が許容範囲を超え
るような装置に対して製造工程のある点で装置の
動作特性を測定し測定された誤差を除去するかあ
るいは少なくとも実質的に減少するようにするこ
とが一般的に行なわれる。そのような調整が一般
的に行なわれる例としては、Ｄ−Ａ変換器
（DAC）の出力ビツト電流のトリミング、外部ポ
テンシヨメータの使用によつて増幅器を平衡させ
ること、周波数調整をアクテイブ・フイルタや電
圧制御発振器に対して行なうこと、及びフイール
ド・プログラマブル・ロジツク・デイスプレイや
読取り専用記憶装置（リード・オンリー・メモ
リ）の論理関数を修正すること等がある。

これらの応用の中には、製造工程の中間段階で
調整が行なわれるものや、製造が完了した後に行
なわれるものがある。中間調整に伴う問題はその
後のボンデイングやパツケージの温度シールのよ
うな組立段階が調整された値から動作特性を変え
てしまうことである。しかし、もしパツケージが
完全にシールされるまで調整が行なわれなければ
回路に関して問題が生じる。この問題は従来回路
にいくつかのリードを設け内部回路の調整を施す
ことによつて解決してきた。これは調整が完了し
た後に発生する誤差の問題を効果的に除去すると
共にそうすることによつて基本的装置自体に有効
なリード数を削減してしまう。更に、調整回路は
実際しばしばデジタルであるので、調整機能に使
用される限定されたリード数は達成できる調整の
範囲及び解決を制御してしまう。

DACに関しては、種々の技術が各ビツトによ
つて発生される出力電流信号の精度を向上させる
ために個々のビツト回路をトリミングするのに有
効である。これらの方法にはビツト電流を修正す
る抵抗回路網やトランジスタ電流源の採用が含ま
れる。後者の技術は本願と同一の出願人による特
許出願（特公昭60−13577号）「Ｄ−Ａ変換器用セ
レクタブル・トリミング回路」に記載されてい
る。

それは各トランジスタの動作を制御する選択可
能な短絡ツエナー・ダイオードを有し、トリミン
グされる各ビツトのため大きさを変化させる複数
の電流源トランジスタを採用している。前記技術
の各々は所望のトリミングを得るために一組の信
号入力あるいは接続が必要な２端子トリミング装
置によつて特徴づけられる。

集積回路DACの製造に於いて、DAC回路が最
初に集積回路チツプの表面に形成され、リード線
がボンデイングされ、最後に回路素子を保護する
ためチツプがシールされる。後の２つのステツプ
にはビツト回路の出力に修正が導入できる。例え
ば、リード線のボンデイングはチツプ中に抵抗値
を変える可能性がある機械的圧力を発生し、比較
的高いシール温度は回路出力に他の変化を生じさ
せる可能性がある。故に、回路が完全に実装され
て最終出力特性が確立された後にトリミングが行
なわれることは非常に望ましいことである。これ
は特にビツト数の多い高精度の変換器には重要で
ある。その理由は製造精度は一般にビツト数に対
し指数関数的に変化するからである。しかし、ト
リミングの目的に対する有効なリード位置はしば
しば殆んどないか全くない。従つて、トリミング
は、一般にパツケージがシールされる前の回路素
子がまだ直接動かすことができ、製造工程の進行
中の修正されない誤差の発生する状態のままに行
われてきた。

従来技術に関連の前記問題に鑑み、本発明の第
１の目的は、電気回路装置の動作特性の調整を正
確且選択的に制御し、それを調整後の特性の遇発
的変動を防止するように装置の製造後に行う手段
を提供することである。

本発明の他の目的は、装置が完全に実装された
後に、何ら付加的リードの使用を必要とせず回路
の内部的トリミング調整手段を有するトリミング
可能なDACのような回路装置を提供することで
ある。

それらの目的は現存の装置の入力リードを２つ
のモードで使用することによつて達成される。第
１のモードは入力信号が第１の範囲内にあるとこ
ろの通常動作のためであり、第２のモードは装置
の動作特性を調整するための回路が第２の範囲内
の適当な信号を選択されたリードの組合せに加え
ることによつて制御されるものである。２つのモ
ードは第１と第２の信号範囲を相互に排他的にす
ることによつて分離される。

トリミング可能なDACへの本発明の好適な応
用に於いて、２つのモードは通常動作内のDAC
に加えられるデジタル入力信号レベルよりも大き
なトリミング・モードに対するスレツシヨールド
信号レベルを確立することによつて達成される。
複数のトリミング素子がトリミングされる各
DACビツト回路のため、２端子作動装置により
制御される内蔵のあるいは外部のトリミング素子
の各々に供給される。各作動装置の端子は回路内
で独自の一組のリードに接続され、適当な信号を
その一対のリードに供給することによつて最終の
トリミング動作にトリミング素子を含ませること
を可能にしている。

好適な実施例に於いて、各作動装置はツエナ
ー・ダイオードを含み、また、該作動装置はグル
ープ内に配置され、各ビツトから唯１つのトリミ
ング素子が各グループで選択される。各ビツトの
ためのツエナーの全ての一方側は共通に接続され
ると共に、各グループのためのツエナーの他の一
方側も同様に共通に接続される。ツエナーの出力
側の各共通接続はスイツチを通して１つの極性の
電圧バスに接続されると共に、ツエナーの入力側
の共通接続の各々は他のスイツチを通して反対極
性の電圧バスに接続される。２つのバス間の電圧
差はツエナーを降伏させるに充分であり、アバラ
ンシエ・メタル・ミグレーシヨン過程によつて端
子間に不変の短絡回路をもたらす。個々のツエナ
ーへの過電圧印加はユニークな一対のスイツチに
より制御される。各スイツチは順番にリードの１
つにより制御され、そして、バス電圧を超える電
圧がそのリードに加えられるときだけ、ツエナー
とバス間の回路を形成する。

本発明の他の特徴は、２つのモードが分離され
ることを確保するため、スレツシヨールド制御装
置と関連のトランジスタとしてのスイツチを提供
することである。また、ロツク・アウト装置が調
整が完了した後のトリミング回路の偶発的調整を
防止するためツエナーの一方側のスイツチに供給
される。

本発明を以下実施例に従つて詳細に説明する。

本発明はDACに応用される好適な実施例を参
照して述べられる。しかし、この実施例が本発明
の範囲を限定するものではなく、本発明は調整回
路（装置のリードに加えられる信号によつて制御
される）からの適当な信号を加えるとによつて調
整されあるいは修正され得るあらゆる電気回路装
置に広く適用することが可能である。

DACは複数のビツト回路を採用し、該ビツト
回路は、大きさの異なる出力電流を発生し、その
全出力は選択されたビツトの個々の出力を集める
ことによつて得られる。より重大なビツトの精度
を上げるため、幾つかの異なつたトリミング機構
がビツト出力を調整するため異なつた製造段階で
採用される。単一のビツトのための好適なトリミ
ング配置（トリミングが必要な他のビツトにも繰
返して使用される）が第１図に示される。破線で
囲んで示されるトリミング回路は本質的に複数の
個別素子から成り、その各々は総合的トリミング
信号に対して所定の寄与を与える。図示の回路に
於いて、三つの素子はPNPトランジスタ２，４及
び６であり、それらの電流出力間には２進関係が
形成されるように構成される。各トランジスタの
重みは図に係数を掛けたＸによつて表される。２
進関係は、トランジスタ２のコレクタ電流をトラ
ンジスタ４の２倍になるようにトランジスタ２と
４のエミツタ形状寸法を成し、トランジスタ６の
コレクタを分割し各コレクタにトランジスタ４の
半分の電流が流れるようにし、また、そのコレク
タの１つからの電流をグランドに流すようにする
ことによつて達成される。それらのトランジスタ
は共通バイアス電圧Ｖ_Bによつてバイアスされ、
またコレクタは一緒に結合されてトリミング出力
に与えられる。残りの素子は方向（符号）制御回
路８から成り、該回路はトランジスタ２，４及び
６の出力電流を受け、トリミング電流を加えるの
かそれともビツト出力から差引くのかを決定す
る。最終トリミング電流は符号制御回路８で発生
し、ライン１０からビツト回路に送られる。

各々のトリミング素子を選択的に作動させるた
めに、ツエナー・ダイオード１２，１４，１６及
び１８が回路の各々の素子と必要なトリミング電
流を発生するに充分な正電圧源（図示せず）との
間に接続される。選択されたツエナーにその降伏
電圧制限を越える電圧を加えることによつて、連
続した短絡が導びかれる。これは選択されたツエ
ナーと関連の素子を作動させ、ビツト回路に送ら
れる最終トリミング信号をもたらす。特に降伏し
て短絡したツエナー１２は相対値４を有するトラ
ンジスタ２からの電流を発生し、降伏して短絡し
たツエナー１４と１６が相対値２と１を各々有す
るトランジスタ４と６から電流を発生する。相対
値０〜７を有するトリミング電流はこのように降
伏し短絡した選択されたツエナーの組合せによつ
て発生される。符号制御回路８はそれに関連の短
絡したツエナー１８に応答してビツト回路から電
流を引き出すが、ツエナーがそのままのときはト
リミング電流はビツト回路に向けられる。

第２図を参照すると、周知のＲ−2R・DACラ
ダー回路の典型的なビツト回路から成るスイツチ
部が示され、該スイツチ部は、第１図の回路から
のトリミング電流がビツトに統合される態様で示
される。第１の差動スイツチは、固定バイアス電
圧Ｖ_B1及び変換器へのデジタル入力の一部によつ
て各々バイアスされる一対のトランジスタ２０及
び２２から成り、電流源２４の出力電流を第２の
差動スイツチを成すトランジスタ３０及び３２の
バイアスを設定する一対のバイアス抵抗２６及び
２８に送る。トランジスタ３０は、デジタル入力
信号がトランジスタ２２のベースに存在するとき
DAC出力とビツトに割当てられたラダー回路の
一部との間に回路を形成し、ビツトによつて発生
させられるべき出力電流を生じさせる。トランジ
スタ２２にバイアス信号が存在しない場合は、ト
ランジスタ３２がDAC出力からのビツトを遮断
するように作動され、代りに正電圧供給バスV⁺
に接続する。いずれの場合にも、ビツト出力はラ
ダー回路から第２の差動スイツチにライン３４を
通して送られる。

トリミング・ライン１０は、符号制御回路８に
よつて決定されたように選択されたトリミング信
号がビツト回路に加えるか、あるいはビツト回路
から差し引くかするライン３４に接続される。最
終ビツト出力は、このようにトリミング素子の適
当な選択によつて調整される。好適なトリミング
回路のより詳細な前述の特許出願に述べらる。こ
の特許出願もまた各トリミング回路によつて発生
されるトリミング信号の絶対値を調整し、それに
よつて仕様書に近く製造されたDACのため非常
に精度の高いトリミングを可能にし、また、仕様
から相当離れたDACのための荒いトリミングを
可能にする。

ここで第３ａ図と第３ｂ図を参照すると、ツエ
ナーを直接アクセスする必要もなくDAC内に既
にある他の余分なリードを必要とすることなく、
第１図に示されるツエナー・ダイオードのような
トリミング作動器の選択的降伏を可能にする回路
が示される。ツエナー・ダイオードは好適実施例
に於いてトリミング素子を作動させるのに使用さ
れるけれども、可溶性抵抗リンクのような他の２
端子スイツチ装置を使用することも可能である。
８ビツトDACが不必要な反復を避けるため示さ
れるが、本発明はより大きな装置例えば12ビツト
DAC（精度、故にトリミングの必要がより重要
になる）に対しても非常に重要である。図示され
たDACは各ビツトのための共通バイアスを供給
する増幅回路３６を有する通常のＲ−2R構造の
ラダー回路を使用する。各ビツトは各ビツトと共
通出力端子４０間に回路を形成するため、第２図
に示されるような設計を有するスイツチ３８を含
む。スイツチ３８は第１から第８ビツトのためＬ
１〜Ｌ８と各々記された関連の入力リードに可動
的に接続される。

図示の実施例に於いて、４つの異なつたビツト
のトリミングのため各々TRIM１〜TRIM４と記
されたトリミング回路４２，４４，４６及び４８
が設けられ、その各々は第１図に示されるような
複数のトリミング素子を有する回路から構成され
る。トリミング回路の数は必要とされる精度によ
つて増減されることができる。ここでは８ビツト
に対して４個のトリミング回路が設けられてい
る。トリミング回路はブロツク図で示され、それ
らに関連のツエナーダイオードは第１図と同じ参
照番号で示される。本発明の通常の方法はDAC
にデジタル信号を導くため必要なリードＬ１〜Ｌ
８に適当な信号を加えることによつて、選択され
たツエナーを降伏させ、それによつてそれらツエ
ナーに関連のトリミング素子の作動を可能にする
ことである。16個のツエナー・トリミング素子ス
イツチは、４個の組に分けられ、各組のツエナー
ダイオードのカソードは共通に接続される。従つ
て、16個のツエナーに対して20個の作動信号が供
給されなければならないので、８個のリードでは
一対一に接続することはできない。この問題はリ
ードの各々と複数のツエナーの各々の１つの端子
とをマトリツクス状に接続し、それによつて各ツ
エナーの端子対は回路で独自の一組のリードと接
続される。この方法によつて、デジタル入力信号
がリードに供給されるとき、トリミング回路の無
意識の調整を避けるためDACの通常の動作モー
ドはトリミング回路が調整されるところのモード
から分離される。更に、選択されたツエナーを降
伏する電圧供給バスがビツト出力電流を確立する
のと同じに使用されることは望ましいという事実
によつて複雑性が発生する。これらの問題は、ス
イツチ装置を電圧供給バスとツエナー・ダイオー
ドの間に設け、該スイツチが供給バスと選択され
たツエナー・スイツチング素子との間にブレーク
ダウン（降伏）回路を形成するデジタル入力電圧
を超える比較的高い電圧によつて作動可能である
ことによつて解決される。リードはこのように、
デジタル入力電圧レベルにある作動モードと、信
号を各ツエナー・スイツチング素子に送る高電圧
レベルにあるトリミング・モードとの両方に使用
される。

第３ａ及び３ｂ図に於いて、リードＬ１〜Ｌ４
の各々は負電圧供給バス４２からツエナー・スイ
ツチ入力端子への負電圧供給を制御し、また、残
りのリードＬ５〜Ｌ８の各々は正電圧供給バス４
４とツエナー出力端子との間に回路を形成するた
めに接続される。リードＬ１〜Ｌ４の各々は電流
制限抵抗Ｒ１〜Ｒ４を通して各々スレツシヨール
ド装置TH１〜TH４に接続されると共に各々の
ビツト回路ラダー・スイツチ３８に接続される。
スレツシヨールド装置TH１〜TH４は、好適に
は約80ボルトの降伏しきい値（スレツシヨール
ド）電圧を有するPNPトランジスタのコレクタ・
ベース部分として使用され、各リードに於ける電
圧信号がスレツシヨールドを超えるとき、各
NPNスイツチング・トランジスタSW１〜SW４
のベースにゲート信号を供給するために接続され
る。トリミング回路４２〜４８のための作動ツエ
ナー・ダイオード１２〜１８は４つのグループに
配置され、各トリミング回路からの１つのツエナ
ーだけが各グループで意味をもつ。スイツチン
グ・トランジスタSW１〜SW４のコレクタは、
各ツエナーと直列に接続されたダイオード５０を
通して、ツエナー・ダイオードの入力端子に接続
される。各ツエナーの入力端子は、このようにリ
ードＬ１〜Ｌ４の１つと接続され各トリミング回
路のための４つのツエナー・スイツチが異なつた
リードに接続される。

更に、同様に各ビツト回路のためのデジタル入
力伝送路を供給するため、リードＬ５〜Ｌ８は各
スレツシヨールド装置TH５〜TH８を通してス
イツチSW５〜SW８作動制御端子に接続され
る。これらのスイツチは正電圧供給バス４４から
ツエナー・スイツチ出力端子への電圧供給を順番
に制御し、ツエナーは各トリミング回路のためス
イツチSW５〜SW８の一方と共通に接続され、
それによつてツエナーの出力側が同一のリードに
よつて制御されるようにしている。

リードＬ５〜Ｌ８の各々と関連のスレツシヨー
ルド及びスイツチ装置の回路図が第４図に示され
る。各スレツシヨールド装置は個々のトランジス
タの３倍の降伏電圧がスレツシヨールド回路を降
伏させるためにリードに加えられなければならな
いように直列に接続されたNPNトランジスタ５
４，５６及び５８から構成される。示される３つ
のトランジスタは任意であつて、実際の使用され
る数量は所望の動作電圧及び各トランジスタの特
性によつて決定されるものである。NPNスレツ
シヨールド・トランジスタの各々は約６ボルトの
降伏電圧を有するので、出力信号を発生するには
少なくとも18ボルトの電圧がトランジスタ５８の
ベースに加えられなければならない。スイツチン
グ回路は、トランジスタ５８のベースにそのエミ
ツタを接続するPNPトランジスタ６０を含み、そ
のベースは典型的には15ボルトの正電圧供給バス
によつてバイアスされる。一対のスイツチング・
トランジスタ６２及び６４はトランジスタ６０の
コレクタに接続され、トランジスタ６４は正電圧
バス４４とトリミング回路と関連のツエナー・ス
イツチング素子との間にスイツチを供給する。ト
ランジスタ６０のエミツタに正のバス電圧以上の
信号の出現によつてゲート（トリガー）されそれ
によつてトランジスタは導通させられ、次にトラ
ンジスタ６２及び６４がトリガーされる。18ボル
トのスレツシヨールド制御回路と15ボルト供給電
圧によつて、リードの電圧は正の供給電圧バスと
トリミング回路ツエナー・スイツチとの間の回路
が形成されるまでには、33ボルトのスレツシヨー
ルドを超えなければならない。

再び第３ａ図と第３ｂ図を参照すると、トリミ
ング回路ツエナー・スイツチ素子は４×４マトリ
ツクス状にリードＬ１〜Ｌ４と接続され、可能な
１６のツエナー・スイツチ素子のうちのいずれか
１つが独立に選択されることが示される。選択さ
れた個々のツエナー・スイツチ素子は入力端子か
ら負電圧供給バスへの電流通路または出力端子か
ら正電圧供給バスへの電流通路を供給することに
よつて降伏される。各ツエナー素子のため負電圧
バスとの回路接続はリードＬ１〜Ｌ４の１つによ
つて制御され、正電圧バスとはリードＬ５〜Ｌ８
の１つによつて制御される。各ツエナーはこのよ
うに独自の一組のリードによつて選択可能であ
り、そのツエナーのみがスレツシヨールドよりも
大きな電圧の関連のリードへの印加によつて降伏
される。例えば、第２のトリミング回路４４のツ
エナー１８がリードＬ４とＬ６への適当な電圧信
号の印加によつて降伏され、また、第３のトリミ
ング回路４６のツエナー１４は関連のリードＬ２
とＬ７によつて降伏されることが図から理解され
る。

更に、本発明の特徴は、一度所望のツエナーの
組合せが短絡され、トリミングのパターンが確定
されたものを不注意で変えられることを防止する
機構を提供することである。この目的のため、重
要性の一番低いトリミングされたビツトのための
トリミング回路と関連のツエナー素子の１つがロ
ツクアウト回路に割り当てられる。示される回路
に於いては、これはトリミング回路４８のツエナ
ー１６である。このツエナーの入力端子はピンチ
抵抗器６６を通してPNPトランジスタ６８のエミ
ツタに接続され、正電圧バスからツエナー１６を
通してエミツタに伝送される電圧よりも低い一定
電圧によつてバイアスされる。トランジスタ６８
が駆動されると、該トランジスタは他のトランジ
スタ７０を駆動し、正電圧バスから電流源トラン
ジスタ７２を通してロツク・アウト・トランジス
タL.O.１〜L.O.４のベースへのロツクアウト回
路を形成する。前記ロツクアウト・トランジスタ
はスイツチング・トランジスタSW１〜SW４の
ベースとエミツタ間に各々接続される。トランジ
スタ７０は導通すると、電流源トランジスタ７２
からの電流により飽和状態にされ、その後関連の
スイツチング・トランジスタのベースからリード
Ｌ１〜Ｌ４に加えられる総ての信号を伝送する。
これは総てのツエナーに対する降伏回路の形成を
防止し、たとえ、スレツシヨールド・レベルを超
える電圧が一対のリードに実際印加されても防止
する。

５ボルトのデジタル入力信号レベルに対し、約
80ボルトの電圧レベルがトリミング・モードに於
いては好適に使用される。高い電圧レベルはトリ
ミング回路ばかりでなく各ビツトのためのスイツ
チング回路のトランジスタ２２のベースにも加え
られることは注目すべきである。この範囲の電圧
に耐えるため、トランジスタ２２はPNPとして供
給される。抵抗Ｒ１〜Ｒ４はスレツシヨールド制
御ダイオードTH１〜TH４に伝送される電流を
それらのダイオードを降伏するが各リードに加え
られる80ボルトのトリミング制御電圧によつて焼
けないレベルに制限するに充分な値に選択される
こともまた注目すべきである。この特徴は重要で
あつて、その理由は、スレツシヨールド・ダイオ
ードの各々は、回路で多数のツエナー・スイツチ
ング素子と接続され、１以上のツエナー・スイツ
チング素子の選択が必要であれば反復するトリミ
ング制御信号がダイオードにそれと関連のリード
を通して加えられるであろう。

４個の素子を有する４個のトリミング回路が図
示されたが、本発明はそのような構成に限定され
るものではない。より多数のビツトがビツト当り
のより少数のトリミング素子によつてトリミング
され、より少数のビツトはビツト当りの素子のよ
り広範囲のトリミングがされる。一般にそれらの
数に対する唯一の限定は、トリミング素子の総数
が与えられた入力数に対して可能な選択総数を超
えることである。また、本発明は、高次のDAC
に於いて必要な高度な解析度のためある程度の自
動補償を与える。各ビツトに対するトリミング解
析度はビツト当りの素子数によつて正方向に変化
する。12ビツトDACに於いては解析度は８ビツ
トDACの場合よりもよりクリテイカルである。
この付加的解析度は本発明の限度内で達成され
る。その理由は、トリミングされないビツトに対
するトリミングするビツトの比率を一定に保つこ
とによつて、トリミングされたビツト当り使用さ
れるトリミング素子の数がビツト数に対して直接
的に増加するからである。このように図示された
DACに於けるようにビツト当り４個の素子より
も、12ビツトDACの半分のビツトがビツト当り
６個のトリミング素子によつてトリミングされる
方が好ましい。素子出力間に２進関係の存在によ
つて、12ビツトDACの最も重要なビツトに対す
るトリミング解析度は、８ビツトDACの対応す
るビツトに対して達成し得る解析度の４倍を超え
ることが可能である。

本発明の特別な実施例が示されまた述べられた
が、多数の付加的修正や変更が前記技術に照して
みれば可能である。

【図面の簡単な説明】

第１図は、本発明に適したDACの１ビツトか
らの出力を調整するのに適合されるトリミング回
路の回路図である。第２図は、第１図の回路から
のトリミング信号が加えられるDACビロト回路
の回路図である。第３ａ及び第３ｂ図は、結合し
て１つの回路図になり、それを２つに分割したも
のであり、DACパツケージがシールされ、トリ
ミング回路の直接接触を防止された後、トリミン
グ回路の必要な部分を作動させるための本発明に
関連の回路図である。第４図は第３ａ図に示され
る１組のスイツチのスレツシヨールド・制御回路
の回路図である。 （符号説明）、２，４，６：PNPトランジス
タ、８：符号制御回路、１２，１４，１６，１
８：ツエナー・ダイオード、TH１〜TH４：ス
レツシヨールド装置、Ｌ１〜Ｌ８：リード、４
２，４４，４６，４８：トリミング回路。

Claims (1)

1. 【特許請求の範囲】 １ 電気回路装置と、該回路装置に電気的に連結
   するため前記回路装置に接続される複数のリード
   とから成り、前記回路装置が第１信号範囲内で前
   記リードに加えられる電気信号に応答して作動す
   るよう適合されるところの装置であつて、 (イ) 前記回路装置の動作特性を調整するため前記
   回路装置に電気的に接続される選択的に作動可
   能な調整回路装置であつて、前記調整回路装置
   が第２信号範囲内で入力端子に加えられる作動
   信号に応答して動作するよう適合され、前記第
   １と第２の信号範囲は相互に排他的であること
   と、 (ロ) 前記調整回路装置と関連の複数の外部的使用
   可能な入力端子と、 (ハ) 各入力端子に作動信号を伝送するため前記入
   力端子に各々接続される少なくとも数本の前記
   リードであつて、加えられる信号が第１信号範
   囲内にあるときの作動モードと、加えられる信
   号が前記第２信号範囲内にあるときの調整モー
   ドとの両方に使用されるように前記リードを可
   能ならしめることと、 から成る電気回路装置の調整制御回路。 ２ 複数のビツト回路と、前記ビツト回路に入力
   デジタル信号を伝送するための相応する複数のリ
   ードとを有し、前記ビツト回路の少なくとも数個
   の各々が関連の複数の選択可能トリミング素子を
   有するＤ−Ａ変換器に於いて、 (イ) 前記トリミング素子のための２端子作動装置
   であつて、各作動装置が端子に加えられた一組
   のゲート信号に応答して動作可能であること
   と、 (ロ) 回路内の各作動装置の端子を独自の一組のリ
   ードと接続する装置であつて、前記リードが、
   所望の素子の組合せのため作動装置に接続され
   るそれらの一組のリードにゲート信号を加える
   ことによつて各ビツト回路のためのトリミング
   信号の選択を可能ならしめるゲート信号路を供
   給することと、 から成るＤ−Ａ変換器。 ３ 前記作動装置の各々が関連のリードに於いて
   スレツシヨールド・レベルを超えるゲート電圧信
   号に応答して動作可能であり、前記スレツシヨー
   ルド・レベルが入力デジタル信号レベルよりも大
   きく、前記ビツト回路が各々のリードに加えられ
   るゲート電圧に耐えうるものであるところの特許
   請求の範囲第２項記載のＤ−Ａ変換器。 ４ トリミングされる各ビツトのため、前記ビツ
   トのためのトリミング素子作動装置の各々の第１
   端子が回路内で共通のリードと接続され、前記作
   動装置の第２端子が回路内で異なつたリードと接
   続されるところの特許請求の範囲第３項記載のＤ
   −Ａ変換器。 ５ 各ビツト回路の前記トリミング素子作動装置
   がグループに配列され、各グループに於いて各ビ
   ツト回路から唯１つのトリミング素子が選択さ
   れ、各グループのための作動装置の前記第２端子
   が回路内で共通リードと接続されるところの特許
   請求の範囲第４項記載のＤ−Ａ変換器。