JPS6237537B2 - - Google Patents
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- JPS6237537B2 JPS6237537B2 JP53040979A JP4097978A JPS6237537B2 JP S6237537 B2 JPS6237537 B2 JP S6237537B2 JP 53040979 A JP53040979 A JP 53040979A JP 4097978 A JP4097978 A JP 4097978A JP S6237537 B2 JPS6237537 B2 JP S6237537B2
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- Japan
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- transistor
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- substrate
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- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/858—Complementary IGFETs, e.g. CMOS comprising a P-type well but not an N-type well
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路として製造される相補形絶縁
ゲート電界効果装置に関するものである。電子卓
上計算器、時計、マイクロコンピユーター等の低
電力、高速度の装置に相補形回路は広く使用され
て来た。従来の構造ではＰ領域中にＮチヤネルト
ランジスタ、Ｎ領域中にＰチヤネルのトランジス
タを形成している。この場合Ｎチヤネル及びＰチ
ヤネルのトランジスタの間の領域において、Ｐ領
域にP+型接点を形成し、Ｎ型領域にＮ型接点を
形成している。このような構造では高密度の回路
を構成した場合、素子間隔が狭くなり、４領域に
よるPNPN構造が形成され、FET回路としての通
常の動作条件の下で、この構造はSCRとして作
用し、条件によつてはラツチ状態になる。その結
果FETは誤動作し、回路が使用不能になる。
ゲート電界効果装置に関するものである。電子卓
上計算器、時計、マイクロコンピユーター等の低
電力、高速度の装置に相補形回路は広く使用され
て来た。従来の構造ではＰ領域中にＮチヤネルト
ランジスタ、Ｎ領域中にＰチヤネルのトランジス
タを形成している。この場合Ｎチヤネル及びＰチ
ヤネルのトランジスタの間の領域において、Ｐ領
域にP+型接点を形成し、Ｎ型領域にＮ型接点を
形成している。このような構造では高密度の回路
を構成した場合、素子間隔が狭くなり、４領域に
よるPNPN構造が形成され、FET回路としての通
常の動作条件の下で、この構造はSCRとして作
用し、条件によつてはラツチ状態になる。その結
果FETは誤動作し、回路が使用不能になる。
従来、この問題を避ける為、寄生回路が無視で
きる程度、十分にFETの間隔をとるようにして
いる。従つて、一つの半導体基板に高密度のこの
様な回路を集積化することは困難であつた。
きる程度、十分にFETの間隔をとるようにして
いる。従つて、一つの半導体基板に高密度のこの
様な回路を集積化することは困難であつた。
第１図に示す相補形インバーター回路は従来は
第２図に示す如く実現されていた。第２図におい
て、Ｎ型半導体基板１にイオン注入、熱拡散等に
よつてＰ型領域（Ｐ−well）２を形成し、その領
域２にN+のソース、ドレイン領域３，４を形成
し、Ｎチヤネル・トランジスタQ1が形成され
る。このデバイス領域を囲んでP+拡散領域５，
５′が形成され、領域５は寄生電流を防止するた
めのガードリングとして働くと共に領域５′はＰ
−well２への接点領域としても働く。なお説明の
便宜上及び図面を簡単化する為に金属化層及び絶
縁層は図示していない。
第２図に示す如く実現されていた。第２図におい
て、Ｎ型半導体基板１にイオン注入、熱拡散等に
よつてＰ型領域（Ｐ−well）２を形成し、その領
域２にN+のソース、ドレイン領域３，４を形成
し、Ｎチヤネル・トランジスタQ1が形成され
る。このデバイス領域を囲んでP+拡散領域５，
５′が形成され、領域５は寄生電流を防止するた
めのガードリングとして働くと共に領域５′はＰ
−well２への接点領域としても働く。なお説明の
便宜上及び図面を簡単化する為に金属化層及び絶
縁層は図示していない。
又、Ｐチヤネル・トランジスタQ2は、Ｎ型基
板１上にP+のソース及びドレイン領域６，７を
備えている。N+領域８はＰチヤネル・トランジ
スタのガードリングとして及びＮ型基板１への接
点として働く。相補形FETとして動作させる為
には第１図の回路に従つてQ1のゲートG1とQ2の
ゲートG2とは共通に接続され、バイアスされて
いる。ガードリング領域５は浮遊状態でもよく、
又は基板接点として使用する時には適当なバイア
ス電位に接続してもよい。Ｐチヤネル・トランジ
スタQ2においては、ソース領域６はドレイン領
域７に対しＶDDに接続され、N+領域８は基板領
域１に対する接点として働く。Ｎチヤネル・トラ
ンジスターにおいては、ソース領域３が接地され
ている。P+領域５′はＰ−well領域２への接点と
して働く。これらの領域間の相互配線は表面金属
化領域からなされる。
板１上にP+のソース及びドレイン領域６，７を
備えている。N+領域８はＰチヤネル・トランジ
スタのガードリングとして及びＮ型基板１への接
点として働く。相補形FETとして動作させる為
には第１図の回路に従つてQ1のゲートG1とQ2の
ゲートG2とは共通に接続され、バイアスされて
いる。ガードリング領域５は浮遊状態でもよく、
又は基板接点として使用する時には適当なバイア
ス電位に接続してもよい。Ｐチヤネル・トランジ
スタQ2においては、ソース領域６はドレイン領
域７に対しＶDDに接続され、N+領域８は基板領
域１に対する接点として働く。Ｎチヤネル・トラ
ンジスターにおいては、ソース領域３が接地され
ている。P+領域５′はＰ−well領域２への接点と
して働く。これらの領域間の相互配線は表面金属
化領域からなされる。
第１図に示す従来の素子は寄生電流による問題
が生じない様にする為に、トランジスタQ1，Q2
を十分分離して配置してある。たとえば、P+領
域７とＰ−well領域２の間のスペース、及びＮ領
域１とN+領域４との間のスペースは製造技術上
可能な間隔よりも広くとられている。しかしなが
ら高不純物濃度のP+及びN+領域間のスペースが
不適当な場合には第３図に示す如き回路と等価的
になる。すなわち、高不純物濃度領域６，８，
５′及び３が４層のPNPN構造を形成し、SCRと
して動作する。
が生じない様にする為に、トランジスタQ1，Q2
を十分分離して配置してある。たとえば、P+領
域７とＰ−well領域２の間のスペース、及びＮ領
域１とN+領域４との間のスペースは製造技術上
可能な間隔よりも広くとられている。しかしなが
ら高不純物濃度のP+及びN+領域間のスペースが
不適当な場合には第３図に示す如き回路と等価的
になる。すなわち、高不純物濃度領域６，８，
５′及び３が４層のPNPN構造を形成し、SCRと
して動作する。
ここでは第２図に示した抵抗RN及びRPが第２
図に示すSCRの等価回路に現われる。Ｐ領域６
がSCRの陽極となり、Ｎ領域３が陰極となる。
Ｎ領域８及びＰ領域５は中間層である。２トラン
ジスター構造として見ると、領域６，８及び５′
はPNPトランジスタのエミツタ、ベース、コレク
タをそれぞれ構成し、領域８，５′及び３は、
NPNトランジスタのコレクタ、ベース、エミツ
タをそれぞれ構成する。電位ＶDDはＰ領域６に直
接に接続され、また抵抗RNを介して、Ｎ領域８
に接続されている。
図に示すSCRの等価回路に現われる。Ｐ領域６
がSCRの陽極となり、Ｎ領域３が陰極となる。
Ｎ領域８及びＰ領域５は中間層である。２トラン
ジスター構造として見ると、領域６，８及び５′
はPNPトランジスタのエミツタ、ベース、コレク
タをそれぞれ構成し、領域８，５′及び３は、
NPNトランジスタのコレクタ、ベース、エミツ
タをそれぞれ構成する。電位ＶDDはＰ領域６に直
接に接続され、また抵抗RNを介して、Ｎ領域８
に接続されている。
接地電位はＮ領域３に直接に接続され、また抵
抗RPを介してＰ領域５′に接続されている。この
状態では、陽極接合及び陰極接合が抵抗RN及び
RPによつてバイアスされているので、ベースに
対応した領域５′に過渡的パルスが加えられる
と、NPNトランジスタがタン・オンし、その電
流によつて、PNPトランジスタのベースに対応す
る領域８がバイアスされる。それによりPNPトラ
ンジスタが導通し、その電流がNPNトランジス
タのベースとしての領域５′をバイアスする。つ
まり、一方のトランジスタが他方のトランジスタ
をそれぞれ導通させるので、この回路のループ利
得が１よりも大きくなると、SCR回路がラツチ
状態になる。
抗RPを介してＰ領域５′に接続されている。この
状態では、陽極接合及び陰極接合が抵抗RN及び
RPによつてバイアスされているので、ベースに
対応した領域５′に過渡的パルスが加えられる
と、NPNトランジスタがタン・オンし、その電
流によつて、PNPトランジスタのベースに対応す
る領域８がバイアスされる。それによりPNPトラ
ンジスタが導通し、その電流がNPNトランジス
タのベースとしての領域５′をバイアスする。つ
まり、一方のトランジスタが他方のトランジスタ
をそれぞれ導通させるので、この回路のループ利
得が１よりも大きくなると、SCR回路がラツチ
状態になる。
つまり
βNPN・βPNP≧１ （βNPN、βPNPはそれ
ぞれNPNトランジスタおよびPNPトランジス
タの電流増巾率） であるとき、一方のトランジスタが他方をそれぞ
れ飽和させ、全部の接合が順バイアスとなり、
SCRの合計電圧降下はPN接合の電圧降下プラス
飽和トランジスタの端子特性にほぼ等しくなり、
陽極電流は外部回路によつてのみ制限されるよう
になる。
ぞれNPNトランジスタおよびPNPトランジス
タの電流増巾率） であるとき、一方のトランジスタが他方をそれぞ
れ飽和させ、全部の接合が順バイアスとなり、
SCRの合計電圧降下はPN接合の電圧降下プラス
飽和トランジスタの端子特性にほぼ等しくなり、
陽極電流は外部回路によつてのみ制限されるよう
になる。
従来は、この様なSCR作用を防止する為に、
FET Q2のＰチヤネル領域とFET Q1のＮチヤネ
ル領域との間隔を大きくして、寄生電流が無視で
きる様にしていたが、これでは回路密度、小型化
が犠牲になる。
FET Q2のＰチヤネル領域とFET Q1のＮチヤネ
ル領域との間隔を大きくして、寄生電流が無視で
きる様にしていたが、これでは回路密度、小型化
が犠牲になる。
本発明の目的は、このSCR作用の問題を解決
し、且つ、従来の製造技術で可能な限り、回路密
度を高めることができる。半導体装置を提供する
ことにある。
し、且つ、従来の製造技術で可能な限り、回路密
度を高めることができる。半導体装置を提供する
ことにある。
本発明による相補型絶縁ゲート電界効果半導体
装置は、同一半導体基板に一導電形の絶縁ゲート
電界効果トランジスタ及び逆導電形の絶縁ゲート
電界効果トランジスタを形成してなる相補形半導
体装置において、この両トランジスターの間にお
いて、一導電形トランジスターの基板領域内に一
導電形のガード領域を設け、逆導電形トランジス
タのソース領域と同じバイアス電位に接続した、
又は、両トランジスタの間において、一導電形ト
ランジスタの近くに形成された一導電形ガード領
域を逆導電形トランジスタの基板領域に接し、基
板領域と同じ電位に接続したことを特徴とする。
装置は、同一半導体基板に一導電形の絶縁ゲート
電界効果トランジスタ及び逆導電形の絶縁ゲート
電界効果トランジスタを形成してなる相補形半導
体装置において、この両トランジスターの間にお
いて、一導電形トランジスターの基板領域内に一
導電形のガード領域を設け、逆導電形トランジス
タのソース領域と同じバイアス電位に接続した、
又は、両トランジスタの間において、一導電形ト
ランジスタの近くに形成された一導電形ガード領
域を逆導電形トランジスタの基板領域に接し、基
板領域と同じ電位に接続したことを特徴とする。
次に本発明の一実施例を第４図および第５図を
参照して説明する。
参照して説明する。
第４図において、まずＮ型基板１１にイオン注
入熱拡散等によつて、Ｐ型領域（Ｐ−well）１２
を形成し、その領域にN+のソース、ドレイン領
域１３，１４を成し、Ｎチヤネルトランジスタ
Q1が形成される。このデバイス領域１２を囲ん
でN+拡散領域１５が、Ｎ型基板１１に接するよ
うに形成され、その領域内に寄生電流を防止する
ためのガードリングとして、又は、Ｐ−well１２
への接点領域としても働く拡散領域１５′を設け
る。又、Ｐチヤネル・トランジスタにおいては、
Ｎ型基板上１１にP+のソース及びドレイン領域
１６，１７を備える。N+領域１８はＰチヤネ
ル・トランジスターのガードリング及びＮ型基板
１１への接点として働く。ここで第１図に示した
如き相補形FETとして動作させる為に、Ｎチヤ
ンネルトランジスタQ1のゲートG1とＰチヤンネ
ルトランジスタQ2のゲートG2とは共通に接続さ
れ入力ＩNとは共通に接続され入力ＩNとされる。
ＮチヤンネルトランジスタQ1のドレイン１４と
ＰチヤンネルトランジスタQ2のドレイン１７は
共通に接続され出力OUTとされる。P+領域１
５′およびトランジスタQ1のソースは共通に接地
電位に接続され、N+領域１５、トランジスタQ2
のソース１６およびN+領域１８とは共通に電源
ＶDDに接続されている。
入熱拡散等によつて、Ｐ型領域（Ｐ−well）１２
を形成し、その領域にN+のソース、ドレイン領
域１３，１４を成し、Ｎチヤネルトランジスタ
Q1が形成される。このデバイス領域１２を囲ん
でN+拡散領域１５が、Ｎ型基板１１に接するよ
うに形成され、その領域内に寄生電流を防止する
ためのガードリングとして、又は、Ｐ−well１２
への接点領域としても働く拡散領域１５′を設け
る。又、Ｐチヤネル・トランジスタにおいては、
Ｎ型基板上１１にP+のソース及びドレイン領域
１６，１７を備える。N+領域１８はＰチヤネ
ル・トランジスターのガードリング及びＮ型基板
１１への接点として働く。ここで第１図に示した
如き相補形FETとして動作させる為に、Ｎチヤ
ンネルトランジスタQ1のゲートG1とＰチヤンネ
ルトランジスタQ2のゲートG2とは共通に接続さ
れ入力ＩNとは共通に接続され入力ＩNとされる。
ＮチヤンネルトランジスタQ1のドレイン１４と
ＰチヤンネルトランジスタQ2のドレイン１７は
共通に接続され出力OUTとされる。P+領域１
５′およびトランジスタQ1のソースは共通に接地
電位に接続され、N+領域１５、トランジスタQ2
のソース１６およびN+領域１８とは共通に電源
ＶDDに接続されている。
又、基板１１もその裏面部から電源ＶDDにバイ
アスされている。かくすることにより、逆導電型
（Ｐ）型領域１２はその表面からによつてのみＶS
Ｓ（接地）電位をとることができないため、寄生
PNPトランジスタのコレクタ電流の一部を吸収
し、又Ｎ型基板１１は表面およびその裏面からも
電源ＶDDにバイアスされるためにP+領域１６、
基板１１、特にN+領域１８との抵抗RN′を小さく
してNPNトランジスタのターンオン動作を継続
しないレベルに落す。
アスされている。かくすることにより、逆導電型
（Ｐ）型領域１２はその表面からによつてのみＶS
Ｓ（接地）電位をとることができないため、寄生
PNPトランジスタのコレクタ電流の一部を吸収
し、又Ｎ型基板１１は表面およびその裏面からも
電源ＶDDにバイアスされるためにP+領域１６、
基板１１、特にN+領域１８との抵抗RN′を小さく
してNPNトランジスタのターンオン動作を継続
しないレベルに落す。
これを、第５図の等価回路を用いて説明する
と、Ｐ領域１６が陽極をＮ領域１３が陰極を形成
する。領域１８，１５′は中間層である。領域１
６，１８及び１５′がPNPトランジスタのエミツ
タ、ベース及びコレクタを形成し、又、領域１
８，１５′及び１３がNPNトランジスタのエミツ
タ、ベース及びコレクタを形成する。Ｎ型のガー
ド領域１５はＮ型基板１１及び正電位ＶDDに接続
されている。したがつて、動作状態においてベー
ス１５′に過渡的なパルスが印加され、NPNトラ
ンジスタがターン・オンし、この時ベース１５′
からコレクタ１３へのコレクタ電流の一部はＮ領
域１５によつて集められ、ＶDDへ流れる。この為
に、PNPトランジスタのベース１８のベース電流
が小さくなり、ターン・オンする傾向が小さくな
り、飽和しなくなる。また、RN′がＮ型基板の上
下より正電位ＶDDに接続されている為に非常に小
さく、NPNトランジスタはターン・オンの傾向
が更に小さくなる。
と、Ｐ領域１６が陽極をＮ領域１３が陰極を形成
する。領域１８，１５′は中間層である。領域１
６，１８及び１５′がPNPトランジスタのエミツ
タ、ベース及びコレクタを形成し、又、領域１
８，１５′及び１３がNPNトランジスタのエミツ
タ、ベース及びコレクタを形成する。Ｎ型のガー
ド領域１５はＮ型基板１１及び正電位ＶDDに接続
されている。したがつて、動作状態においてベー
ス１５′に過渡的なパルスが印加され、NPNトラ
ンジスタがターン・オンし、この時ベース１５′
からコレクタ１３へのコレクタ電流の一部はＮ領
域１５によつて集められ、ＶDDへ流れる。この為
に、PNPトランジスタのベース１８のベース電流
が小さくなり、ターン・オンする傾向が小さくな
り、飽和しなくなる。また、RN′がＮ型基板の上
下より正電位ＶDDに接続されている為に非常に小
さく、NPNトランジスタはターン・オンの傾向
が更に小さくなる。
従つて、SCR作用によるラツチ現象が小さく
なり、チツプ面積を大きくすることなく、これら
の現象に対処できる。
なり、チツプ面積を大きくすることなく、これら
の現象に対処できる。
つまり、Ｐチヤネル領域は基板の表裏よりＶDD
に接続し、抵抗RN′を小さくし、寄生NPNトラン
ジスターのコレクタ電流の一部を吸収して、ルー
プ利得を１より小さくすることにある。この結
果、本発明の大きな効果としては、隣接する拡散
領域間のスペースを減少させることができること
である。
に接続し、抵抗RN′を小さくし、寄生NPNトラン
ジスターのコレクタ電流の一部を吸収して、ルー
プ利得を１より小さくすることにある。この結
果、本発明の大きな効果としては、隣接する拡散
領域間のスペースを減少させることができること
である。
以上本発明をＮ型の基板を用いた場合について
説明したが、本発明はＰ型基板を用いた場合にも
同様に適用しうるものである。また各FETの回
路接続は何らインバータに制限されるものではな
い。
説明したが、本発明はＰ型基板を用いた場合にも
同様に適用しうるものである。また各FETの回
路接続は何らインバータに制限されるものではな
い。
第１図は、相補形絶縁ゲート電界効果トランジ
スターによるインバーター回路を示す図である。
第２図は、従来の相補形絶縁ゲート電界効果半導
体装置の断面構造を示す図、第３図は第１図の構
造から生じるSCR構造の等価回路を示す図、第
４図は本発明による相補形絶縁ゲート電界効果半
導体装置の断面構造を示したものである。第５図
は第３図の構造から生じるSCR構造の等価回路
を示した図である。 １，１１……Ｎ型半導体基板、２，１２……Ｐ
−well、３，１３……N+ソース、４，１４……
N+ドレイン、５，１５′……P+ガードリング、１
５……N+ガードリング、６，１６……P+ソー
ス、７，１７……P+ドレイン、８，１８……N+
ガードリング。
スターによるインバーター回路を示す図である。
第２図は、従来の相補形絶縁ゲート電界効果半導
体装置の断面構造を示す図、第３図は第１図の構
造から生じるSCR構造の等価回路を示す図、第
４図は本発明による相補形絶縁ゲート電界効果半
導体装置の断面構造を示したものである。第５図
は第３図の構造から生じるSCR構造の等価回路
を示した図である。 １，１１……Ｎ型半導体基板、２，１２……Ｐ
−well、３，１３……N+ソース、４，１４……
N+ドレイン、５，１５′……P+ガードリング、１
５……N+ガードリング、６，１６……P+ソー
ス、７，１７……P+ドレイン、８，１８……N+
ガードリング。
Claims (1)
- １ 一導電型半導体基板に逆導電型ウエル領域を
設け、該ウエル領域内に一導電型の絶縁ゲート電
界効果トランジスタを前記基板に逆導電型の絶縁
ゲート電界効果トランジスタをそれぞれ形成して
なる相補型半導体装置において、前記逆導電型ウ
エル領域表面と前記一導電型半導体基板表面とに
またがり前記一導電型半導体基板より高不純物濃
度の一導電型のガード領域を設け、該ガード領域
を前記逆導電型トランジスタのソース・ドレイン
の一方および前記逆導電型トランジスタの基板領
域の少なくとも一方と同じ電位に接続したことを
特徴とする相補型絶縁ゲート電界効果半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097978A JPS54132179A (en) | 1978-04-06 | 1978-04-06 | Complementary insulating gate field effect semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4097978A JPS54132179A (en) | 1978-04-06 | 1978-04-06 | Complementary insulating gate field effect semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54132179A JPS54132179A (en) | 1979-10-13 |
| JPS6237537B2 true JPS6237537B2 (ja) | 1987-08-13 |
Family
ID=12595549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4097978A Granted JPS54132179A (en) | 1978-04-06 | 1978-04-06 | Complementary insulating gate field effect semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54132179A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59501766A (ja) * | 1982-09-20 | 1984-10-18 | セミ・プロセシ−ズ・インコ−ポレ−テッド | ラッチアップ保護用のガ−ドバンドを持つｃｍｏｓ集積回路 |
| JPS632370A (ja) * | 1986-06-23 | 1988-01-07 | Nissan Motor Co Ltd | 半導体装置 |
-
1978
- 1978-04-06 JP JP4097978A patent/JPS54132179A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54132179A (en) | 1979-10-13 |
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