JPS6237760A - コンピユ−タの割込処理方式 - Google Patents
コンピユ−タの割込処理方式Info
- Publication number
- JPS6237760A JPS6237760A JP17560586A JP17560586A JPS6237760A JP S6237760 A JPS6237760 A JP S6237760A JP 17560586 A JP17560586 A JP 17560586A JP 17560586 A JP17560586 A JP 17560586A JP S6237760 A JPS6237760 A JP S6237760A
- Authority
- JP
- Japan
- Prior art keywords
- register
- interrupt
- data bus
- processing method
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
従来のコンピュータシステムにおける割込処理方式は、
割込入力に特別なアドレスは割付けられておらず、周辺
機器内に存するステータスレジスタの中に割込の７ラグ
を持っているだけであった。
割込入力に特別なアドレスは割付けられておらず、周辺
機器内に存するステータスレジスタの中に割込の７ラグ
を持っているだけであった。
このため、中央処理装置（以下ＣＰＵと称丁）の割込入
力に数糧類の割込要求線がＯＲされて入力されている場
合、割込のプログラムの最初でどのソースからの割込か
を調べるときに、各ソースのステータスレジスタを順に
読んで判定しなければならなかった。また、ＣＰＵが割
込をマスクしていてセーリングによって処理を行う場合
についてもステータスレジスタの内容を個別的に読んで
処理することとしていた。いずれにしても、このように
いずれの周辺機器からの割込要求かを調べるためにＣＰ
Ｕはそのための処理時間を占有されることとなり、この
間他の実行処理を行うことができない。したがって、処
理時間が長くなるという問題があった。
力に数糧類の割込要求線がＯＲされて入力されている場
合、割込のプログラムの最初でどのソースからの割込か
を調べるときに、各ソースのステータスレジスタを順に
読んで判定しなければならなかった。また、ＣＰＵが割
込をマスクしていてセーリングによって処理を行う場合
についてもステータスレジスタの内容を個別的に読んで
処理することとしていた。いずれにしても、このように
いずれの周辺機器からの割込要求かを調べるためにＣＰ
Ｕはそのための処理時間を占有されることとなり、この
間他の実行処理を行うことができない。したがって、処
理時間が長くなるという問題があった。
したがって本発明の目的とするところは、割込要求の判
定時間を短か（することによってコンピュータの処理時
間の短縮化を図ることにある。
定時間を短か（することによってコンピュータの処理時
間の短縮化を図ることにある。
上記目的を達成するための本発明の要旨とするところは
、中央処理装置の外部に設けられた複数個の周辺機器の
割込要求信号をまとめて記憶するレジスタを用意し、こ
のレジスタにアドレスを割り付けるとともに、データバ
スと接続することによって中央処理装置にお（・て周辺
機器の割込要求の状態を一括して読むことができるよう
にしたことを特徴とするものである。
、中央処理装置の外部に設けられた複数個の周辺機器の
割込要求信号をまとめて記憶するレジスタを用意し、こ
のレジスタにアドレスを割り付けるとともに、データバ
スと接続することによって中央処理装置にお（・て周辺
機器の割込要求の状態を一括して読むことができるよう
にしたことを特徴とするものである。
以下実施例にそって図面を参照し本発明を具体的に説明
する。
する。
第１図は本発明の割込処理方式の要部を説明するための
ブロック線図を含む回路図である。同図に示すように中
央処理装置（ＣＰＵ）１と、これカラ伸びるデータバス
と、このデータバスに入出カラインが接続される８個の
周辺機器工１００〜工１０７と、この周辺機器の割込要
求信号をそれぞれ記憶するための８ビツトのレジスタＲ
＋（ｒ。
ブロック線図を含む回路図である。同図に示すように中
央処理装置（ＣＰＵ）１と、これカラ伸びるデータバス
と、このデータバスに入出カラインが接続される８個の
周辺機器工１００〜工１０７と、この周辺機器の割込要
求信号をそれぞれ記憶するための８ビツトのレジスタＲ
＋（ｒ。
〜ｒｙ）と、このレジスタのそれぞれの出力を８人力と
するＯＲゲート回路Ｇｌ とを有し、上記レジスタにア
ドレスを割り付け、データバスに接続するようにしてな
る。
するＯＲゲート回路Ｇｌ とを有し、上記レジスタにア
ドレスを割り付け、データバスに接続するようにしてな
る。
本発明は、上記のように、各Ｉ１０機器からの割込要求
を一本のレジスタにまとめて、このレジスタにアドレス
を割り付け、データバスと接続することとしたから、Ｃ
ＰＵは各Ｉ１０機器からの割込要求の状態を一度に読む
ことができる。また、ＣＰＵへの割込要求線にアドレス
を割り付けることによって、ＣＰＵが割込みをマスクし
ておいてツーリングによってサービスをする場合にも、
この要求線の状態を読む事によって周辺からの要求があ
るか否かをも容易に判定できるものとなる。
を一本のレジスタにまとめて、このレジスタにアドレス
を割り付け、データバスと接続することとしたから、Ｃ
ＰＵは各Ｉ１０機器からの割込要求の状態を一度に読む
ことができる。また、ＣＰＵへの割込要求線にアドレス
を割り付けることによって、ＣＰＵが割込みをマスクし
ておいてツーリングによってサービスをする場合にも、
この要求線の状態を読む事によって周辺からの要求があ
るか否かをも容易に判定できるものとなる。
上記後者の効果を説明するための具体的回路の一例を第
２図に示した。同図は、中央処理装置１と、データバス
と、このデータバス罠入出カライン！。−２７が接続さ
れる周辺機器ｌ１００〜ｌ１０７と、このＩ１０機器の
割込要求信号が記憶される第１のレジスタＲ７（ｒ、−
ｒ７ ）と、このレジスタをデータバスに接続するライ
ン、ｅや□と、このレジスタの出力が印加されるＯＲゲ
ート回路Ｇ、とかもなる。さらに、ＣＰＵ内部の割込要
求処理部分は、上記ＯＲゲート回路Ｇ、の出力とイネー
ブル信号Ｅ、が印加されるＡＮＤゲート回路回路−び、
他の機器からの割込要求信号Ｔ。
２図に示した。同図は、中央処理装置１と、データバス
と、このデータバス罠入出カライン！。−２７が接続さ
れる周辺機器ｌ１００〜ｌ１０７と、このＩ１０機器の
割込要求信号が記憶される第１のレジスタＲ７（ｒ、−
ｒ７ ）と、このレジスタをデータバスに接続するライ
ン、ｅや□と、このレジスタの出力が印加されるＯＲゲ
ート回路Ｇ、とかもなる。さらに、ＣＰＵ内部の割込要
求処理部分は、上記ＯＲゲート回路Ｇ、の出力とイネー
ブル信号Ｅ、が印加されるＡＮＤゲート回路回路−び、
他の機器からの割込要求信号Ｔ。
〜Ｔ、とイネーブル信号Ｅ１〜Ｅ、とが印加されるＡＮ
Ｄゲート回路Ｇ！〜Ｇ、と、これらのＡＮＤゲート回路
回路−Ｇ、の出力を記憶する＠２のレジスタＲ，（ｒ、
〜ｒ１、）と、このレジスタの出力と主イネーブル信号
ＭＥを２の入力とするＡＮＤゲート回路回路−Ｇ１等を
有し、上記第２のレジスタ群にアドレスを割付けるとと
もに、ラインＪ３３□を介してデータバスに接続するも
のである。
Ｄゲート回路Ｇ！〜Ｇ、と、これらのＡＮＤゲート回路
回路−Ｇ、の出力を記憶する＠２のレジスタＲ，（ｒ、
〜ｒ１、）と、このレジスタの出力と主イネーブル信号
ＭＥを２の入力とするＡＮＤゲート回路回路−Ｇ１等を
有し、上記第２のレジスタ群にアドレスを割付けるとと
もに、ラインＪ３３□を介してデータバスに接続するも
のである。
以上のように、上記実施例では、外部のＩ１０機器から
の割込要求を一本のレジスタにまとめ、このレジスタに
特定のアドレスを割付けである。
の割込要求を一本のレジスタにまとめ、このレジスタに
特定のアドレスを割付けである。
このため、ＣＰＵはゲート回路Ｇ、の出力を処理するサ
ービスルーチンの中でレジスタの状態を読むだけで、ど
のＩ１０機器からの割込があったかを判定できろ。また
、ＣＰＵ内部にも各割込要因のフラグを１つのレジスタ
にまとめてあり、それにアドレスを割付けであるので、
ＣＰＵが割込を使用しないで（割込をマスクしておく）
バーリングによってサービスを行う場合にも各Ｉ１０機
器等からの要求を簡単な手順によって調べることができ
るものとなる。
ービスルーチンの中でレジスタの状態を読むだけで、ど
のＩ１０機器からの割込があったかを判定できろ。また
、ＣＰＵ内部にも各割込要因のフラグを１つのレジスタ
にまとめてあり、それにアドレスを割付けであるので、
ＣＰＵが割込を使用しないで（割込をマスクしておく）
バーリングによってサービスを行う場合にも各Ｉ１０機
器等からの要求を簡単な手順によって調べることができ
るものとなる。
本発明は、多くの割込要因を持ったコンピュータに広（
利用できる。
利用できる。
今回面の簡単な説明
第１図は本発明の概略説明のためのブロック線図を含む
回路図、第２図は本発明の具体的実施例の一例を説明す
る゛ためのブロック線図を含む回路図である。
回路図、第２図は本発明の具体的実施例の一例を説明す
る゛ためのブロック線図を含む回路図である。
１・・・ＣＰＵ、工１００〜ｌ１０７・・・周辺機器、
０１〜Ｇ、・・・ゲート回路、２゜〜ぷア 、２Ｒ□。
０１〜Ｇ、・・・ゲート回路、２゜〜ぷア 、２Ｒ□。
−ｅ３□・・・入出カライン、Ｒ，、Ｒ，・・・レジス
タ。
タ。
、−＼
Claims (1)
- １、中央処理装置の外部に設けられ複数の割込要求信号
を記憶するレジスタを備え、上記レジスタにアドレスを
割り付けるとともに、上記中央処理装置のデータバスラ
インと上記レジスタとを接続することによって上記中央
処理装置が上記データバスラインを介して割込要求の状
態を一括して読むことができるようにしたことを特徴と
するコンピュータの割込処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17560586A JPS6237760A (ja) | 1986-07-28 | 1986-07-28 | コンピユ−タの割込処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17560586A JPS6237760A (ja) | 1986-07-28 | 1986-07-28 | コンピユ−タの割込処理方式 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1711077A Division JPS6046748B2 (ja) | 1977-02-21 | 1977-02-21 | コンピユ−タの割込処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6237760A true JPS6237760A (ja) | 1987-02-18 |
Family
ID=15999014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17560586A Pending JPS6237760A (ja) | 1986-07-28 | 1986-07-28 | コンピユ−タの割込処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6237760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266630B2 (en) | 2002-12-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | CPU contained LSI |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5138941A (ja) * | 1974-09-30 | 1976-03-31 | Hitachi Ltd |
-
1986
- 1986-07-28 JP JP17560586A patent/JPS6237760A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5138941A (ja) * | 1974-09-30 | 1976-03-31 | Hitachi Ltd |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266630B2 (en) | 2002-12-16 | 2007-09-04 | Matsushita Electric Industrial Co., Ltd. | CPU contained LSI |
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