JPS6237936A - 異なる厚さの層に同時に開孔を形成する方法 - Google Patents
異なる厚さの層に同時に開孔を形成する方法Info
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- JPS6237936A JPS6237936A JP61158129A JP15812986A JPS6237936A JP S6237936 A JPS6237936 A JP S6237936A JP 61158129 A JP61158129 A JP 61158129A JP 15812986 A JP15812986 A JP 15812986A JP S6237936 A JPS6237936 A JP S6237936A
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- insulating layer
- thick
- mask
- substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
-
- C—CHEMISTRY; METALLURGY
- C03—GLASS; MINERAL OR SLAG WOOL
- C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
- C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は半導体基板上の絶縁層の厚い部分及び薄い部分
中に同時に開孔をエツチングする方法に関する。さらに
具体的には、本発明の方法は、集積回路の製造時のマス
ク−エッチ・サイクルを不要とするために使用される。
中に同時に開孔をエツチングする方法に関する。さらに
具体的には、本発明の方法は、集積回路の製造時のマス
ク−エッチ・サイクルを不要とするために使用される。
Ｂ、従来技術
半導体基板上の絶縁層のエツチングは集積回路の製造に
とって重要である。従来、絶縁層を繰返しマスキング及
びエツチングすることにより集積回路装置の微小な構造
パターンが画定されている。
とって重要である。従来、絶縁層を繰返しマスキング及
びエツチングすることにより集積回路装置の微小な構造
パターンが画定されている。
このとき、ウェット・エツチング方法が、通常使用され
ているエツチング方法である。この方法は等方向にエツ
チングする。従って処理中に垂直方向だけでなく横方向
も著しくエツチングする。第２図及び第３図に、半導体
基板１１上の絶縁層１２の通常のウェット・エツチング
を示す。エッチすべき絶縁層１２の領域は通常のホトリ
ソグラフィ・マスク１３中の窓１４によって画定されて
いる。絶縁層１２をウェット・エツチングすると、半導
体基板１１の領域１６が露出する。垂直エツチングを第
２図の矢印１７で示し、横方向エツチングを矢印１８で
示す。従って領域１６は窓１４の寸法、絶縁層１−２に
生ずる垂直エツチング及び横方向エツチングの大きさの
関数である。ウェット・エツチングで絶縁層１６の垂直
エツチング１７を完全に行うのには長い時間がかがるが
、過度の横方向エツチング１８を避けるにはエツチング
時間を最小にしなければならない。過度な横方向エツチ
ングは領域１６の寸法を大きくするので、寸法上の公差
の維持が困難になる。
ているエツチング方法である。この方法は等方向にエツ
チングする。従って処理中に垂直方向だけでなく横方向
も著しくエツチングする。第２図及び第３図に、半導体
基板１１上の絶縁層１２の通常のウェット・エツチング
を示す。エッチすべき絶縁層１２の領域は通常のホトリ
ソグラフィ・マスク１３中の窓１４によって画定されて
いる。絶縁層１２をウェット・エツチングすると、半導
体基板１１の領域１６が露出する。垂直エツチングを第
２図の矢印１７で示し、横方向エツチングを矢印１８で
示す。従って領域１６は窓１４の寸法、絶縁層１−２に
生ずる垂直エツチング及び横方向エツチングの大きさの
関数である。ウェット・エツチングで絶縁層１６の垂直
エツチング１７を完全に行うのには長い時間がかがるが
、過度の横方向エツチング１８を避けるにはエツチング
時間を最小にしなければならない。過度な横方向エツチ
ングは領域１６の寸法を大きくするので、寸法上の公差
の維持が困難になる。
製造コストを減らすためには、慴−のマスク−エッチ・
サイクルで絶縁層中にエッチ出来る開孔の数が最大であ
る事が望ましい。しかしながら厚さが著しく異なる絶縁
層の部分中に開孔をエッチする必要がしばしばある。絶
縁層の厚い部分及び薄い部分の両方に開孔を同時にウェ
ット・エツチングすると結果は無銭になる。絶縁層の薄
い部分が一度垂直方向に完全にエッチされてしまうと、
この部分はそれ以上垂直方向にエッチされない。
サイクルで絶縁層中にエッチ出来る開孔の数が最大であ
る事が望ましい。しかしながら厚さが著しく異なる絶縁
層の部分中に開孔をエッチする必要がしばしばある。絶
縁層の厚い部分及び薄い部分の両方に開孔を同時にウェ
ット・エツチングすると結果は無銭になる。絶縁層の薄
い部分が一度垂直方向に完全にエッチされてしまうと、
この部分はそれ以上垂直方向にエッチされない。
しかしながら絶縁層の厚い部分が垂直方向に完全にエッ
チされる迄にはウェット・エツチングはかなりな時間が
かかる。この余分なエツチング時間中に絶縁層の薄い部
分は横方向にエッチされ続け、下の基板の露出部分の寸
法を増大する。絶縁層を覆うマスク中の窓をより小さく
出来ない限り、余分の横方向エツチングが要求される寸
法上の公差を満さなくなる。マスクの窓は既に現在の技
術の範囲内で可能な最小の寸法になっており、絶縁層の
厚い部分及び薄い部分の同時エツチングは不可能である
。
チされる迄にはウェット・エツチングはかなりな時間が
かかる。この余分なエツチング時間中に絶縁層の薄い部
分は横方向にエッチされ続け、下の基板の露出部分の寸
法を増大する。絶縁層を覆うマスク中の窓をより小さく
出来ない限り、余分の横方向エツチングが要求される寸
法上の公差を満さなくなる。マスクの窓は既に現在の技
術の範囲内で可能な最小の寸法になっており、絶縁層の
厚い部分及び薄い部分の同時エツチングは不可能である
。
従って、横方向のエツチングを最小にして、半導体基板
」二の絶縁層の厚い部分及び薄い部分の両方を同時にエ
ツチング出来て、集積回路の製造時のマスク−エッチ・
サイクルを除去出来るエツチング方法を与える事が望ま
れる。
」二の絶縁層の厚い部分及び薄い部分の両方を同時にエ
ツチング出来て、集積回路の製造時のマスク−エッチ・
サイクルを除去出来るエツチング方法を与える事が望ま
れる。
Ｃ０発明が解決しようとする問題点
本発明の主目的は横方向のエツチングが最小で、半導体
基板上の厚さ及び薄い部分の両方を同時にエツチングす
るための改良方法を与える事にある。
基板上の厚さ及び薄い部分の両方を同時にエツチングす
るための改良方法を与える事にある。
Ｄ８問題点を解決するための手段
絶縁層をマスクして、この絶縁層の厚い部分及び薄い部
分の両方の上に窓を与える。次にマスクの窓を通して絶
縁層を半導体基板に達する迄異方性ドライ・エッチング
剤にさらす。すると、著しい横方向のエツチングが生じ
ないから、寸法上の公差が容易に保持される。
分の両方の上に窓を与える。次にマスクの窓を通して絶
縁層を半導体基板に達する迄異方性ドライ・エッチング
剤にさらす。すると、著しい横方向のエツチングが生じ
ないから、寸法上の公差が容易に保持される。
Ｅ、実施例
第４図はケイ素基板１９とその上の絶縁層の厚い及び薄
い部分２０．２１を示す。厚い部分２゜は２酸化ケイ素
２７とケイリン酸塩ガラス（ＰＳＧ）２８の複合層を含
む。マスク２２中の窓２３は絶縁層の厚い部分２ｏの表
面を露出している。
い部分２０．２１を示す。厚い部分２゜は２酸化ケイ素
２７とケイリン酸塩ガラス（ＰＳＧ）２８の複合層を含
む。マスク２２中の窓２３は絶縁層の厚い部分２ｏの表
面を露出している。
マスク２２中の窓２４は絶縁層の薄い部分２１の表面を
露出している。マスキングはホトリソグラフィの様な任
意の通常の技術によって達成される。
露出している。マスキングはホトリソグラフィの様な任
意の通常の技術によって達成される。
第５図を参照するに、希釈フッ化水素酸の様なウェット
・エツチング剤にさらした後のケイ素基板１９及び絶縁
層の部分２０及び２１を示している。ウェット・エツチ
ング剤は窓２３及び２４を通して絶縁層の厚い部分２０
及び薄い部分２１を侵食してケイ素基板］９の領域を露
出する。絶縁層の厚い部分２０の垂直方向のエツチング
を完了するのに余分な時間がかかるため、絶縁層の薄い
部分２１はかなり横方向にエツチングされる。拡がった
領域２６を生ずる横方向エツチングは寸法上の公差が維
持出来なくなった時おそらく悲惨な結果をもたらす。第
１図は第５図で使用したウェット・エツチング剤髪異方
性のドライ・エッチャントで置換えた点を除き第５図に
示したのと同じ構造体を示す。この様なドライ・エッチ
ャントの例は２９％乃至３５容量％の水素を含む気体水
素及び４フツ化炭素の混合物である。このエッチャント
は２９ミリトールの圧力及び０．５８ワツト／ｄの電力
密度の条件の下に反応性イオン・エツチング・モードで
使用される。この際、任意の通常の平行板ドライ・エッ
チング装置を使用する事が出来る。ウェット・エッチ過
程と同様に、ドライ・エッチャントは窓２３及び２４を
介して絶縁層を侵食して、ケイ素基板の領域２５及び２
６ａを置市する。ドライ・エッチャントは異方性である
から、著しい横方向のエツチングは生じない。
・エツチング剤にさらした後のケイ素基板１９及び絶縁
層の部分２０及び２１を示している。ウェット・エツチ
ング剤は窓２３及び２４を通して絶縁層の厚い部分２０
及び薄い部分２１を侵食してケイ素基板］９の領域を露
出する。絶縁層の厚い部分２０の垂直方向のエツチング
を完了するのに余分な時間がかかるため、絶縁層の薄い
部分２１はかなり横方向にエツチングされる。拡がった
領域２６を生ずる横方向エツチングは寸法上の公差が維
持出来なくなった時おそらく悲惨な結果をもたらす。第
１図は第５図で使用したウェット・エツチング剤髪異方
性のドライ・エッチャントで置換えた点を除き第５図に
示したのと同じ構造体を示す。この様なドライ・エッチ
ャントの例は２９％乃至３５容量％の水素を含む気体水
素及び４フツ化炭素の混合物である。このエッチャント
は２９ミリトールの圧力及び０．５８ワツト／ｄの電力
密度の条件の下に反応性イオン・エツチング・モードで
使用される。この際、任意の通常の平行板ドライ・エッ
チング装置を使用する事が出来る。ウェット・エッチ過
程と同様に、ドライ・エッチャントは窓２３及び２４を
介して絶縁層を侵食して、ケイ素基板の領域２５及び２
６ａを置市する。ドライ・エッチャントは異方性である
から、著しい横方向のエツチングは生じない。
従って、ウェット・エツチングを行った時の領域２６と
比較して、異方性のドライ・エッチングを行った時の領
域２６ａでは、より厳しい寸法上の制御を保持する事が
出来る。この様にしてケイ素基板上の絶縁層の厚い及び
薄い部分の両方の同時エツチングが達成される。これ以
外にも必要としたマスク−エッチ・サイクルが省轄され
る。次にマスクをはずして、次の処理を続ける。
比較して、異方性のドライ・エッチングを行った時の領
域２６ａでは、より厳しい寸法上の制御を保持する事が
出来る。この様にしてケイ素基板上の絶縁層の厚い及び
薄い部分の両方の同時エツチングが達成される。これ以
外にも必要としたマスク−エッチ・サイクルが省轄され
る。次にマスクをはずして、次の処理を続ける。
本方法発明の材料の条件は相対的である。水素と４フツ
化炭素の混合物が上に示されたが、他のドライ・エッチ
ング組成を使用する事も出来る。
化炭素の混合物が上に示されたが、他のドライ・エッチ
ング組成を使用する事も出来る。
基板はケイ素或いはゲルマニウムもしくはヒ化ガリウム
の様な他の材料でもよい。エッチすべき層は上述の如き
、２酸化ケイ素及びＰＳＧの合成層、或いは２酸化ケイ
素もしくはＰＳＧ単独、さらに他の単一層もしくは合成
層でもよい。マスクは通常のホトレジストもしくは他の
適用可能な材料である。重要な要件はドライ・エッチャ
ントが基板及びマスクに対して層を少なく共２０：１の
比で選択的にエッチする事である。さらに、ドライ・エ
ッチャントは層を異方性的に侵食しなければならない。
の様な他の材料でもよい。エッチすべき層は上述の如き
、２酸化ケイ素及びＰＳＧの合成層、或いは２酸化ケイ
素もしくはＰＳＧ単独、さらに他の単一層もしくは合成
層でもよい。マスクは通常のホトレジストもしくは他の
適用可能な材料である。重要な要件はドライ・エッチャ
ントが基板及びマスクに対して層を少なく共２０：１の
比で選択的にエッチする事である。さらに、ドライ・エ
ッチャントは層を異方性的に侵食しなければならない。
ここで云う異方性エツチングは横方向エツチングに対す
る垂直方向エツチングの割合が少なく共１５倍以上であ
るものを云う。
る垂直方向エツチングの割合が少なく共１５倍以上であ
るものを云う。
Ｆ０発明の効果
、以上のように、本発明によれば、横方向のエツチング
が最小で、半導体基板上の厚さ及び薄い部分の両方を同
時にエツチングする改良方法が与えられる。
が最小で、半導体基板上の厚さ及び薄い部分の両方を同
時にエツチングする改良方法が与えられる。
第１図は本発明に従い異方性ドライ・エッチングした後
の第４図の構造体の部分的な断面図である。第２図はそ
の上に絶縁層及びマスクを有する半導体基板の部分断面
図である。第３図はウェッ＝７− ト・エツチングした後の第２図の構造体の部分的断面図
である。第４図はその上に絶縁層の厚い部分及び薄い部
分並びにマスク髪有する半導体基板の断面図である。第
５図はウェット・エツチングした後の第４図の構造体の
部分的断面図である。 １１．１９・・・・基板、１２．２０．２７．２８・・
・・絶縁層、１３．２２・・・・マスク、１４．２３．
２４・・・・窓。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
の第４図の構造体の部分的な断面図である。第２図はそ
の上に絶縁層及びマスクを有する半導体基板の部分断面
図である。第３図はウェッ＝７− ト・エツチングした後の第２図の構造体の部分的断面図
である。第４図はその上に絶縁層の厚い部分及び薄い部
分並びにマスク髪有する半導体基板の断面図である。第
５図はウェット・エツチングした後の第４図の構造体の
部分的断面図である。 １１．１９・・・・基板、１２．２０．２７．２８・・
・・絶縁層、１３．２２・・・・マスク、１４．２３．
２４・・・・窓。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
Claims (3)
- （１）基板上の層の厚い部分及び薄い部分の両方を通し
て同時に開孔をエッチするため、 （ａ）上記層の表面を、上記層の薄い部分の上に第１の
窓を有し、上記層の厚い部分の上に第２の窓を有するマ
スクで覆い、 （ｂ）上記第１の窓及び上記第２の窓を通して上記層の
上部表面を異方性ドライ・エッチング剤にさらし、該異
方性ドライ・エッチング剤で上記基板及び上記マスクに
対して上記第１及び第２の窓中の露出層を選択的に上記
基板に達する迄エッチングする段階を含む、 異なる厚さの層に同時に開孔を形成する方法。 - （２）上記層が誘電体層である特許請求の範囲第（１）
項記載の方法。 - （３）上記誘電体層が２酸化ケイ素またはケイリン酸塩
ガラスである特許請求の範囲第（３）項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/764,148 US4624739A (en) | 1985-08-09 | 1985-08-09 | Process using dry etchant to avoid mask-and-etch cycle |
| US764148 | 1985-08-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6237936A true JPS6237936A (ja) | 1987-02-18 |
| JPH0545057B2 JPH0545057B2 (ja) | 1993-07-08 |
Family
ID=25069822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61158129A Granted JPS6237936A (ja) | 1985-08-09 | 1986-07-07 | 異なる厚さの層に同時に開孔を形成する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4624739A (ja) |
| EP (1) | EP0212251B1 (ja) |
| JP (1) | JPS6237936A (ja) |
| DE (1) | DE3681994D1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2593631B1 (fr) * | 1986-01-27 | 1989-02-17 | Maurice Francois | Ecran d'affichage a matrice active a resistance de grille et procedes de fabrication de cet ecran |
| US5010039A (en) * | 1989-05-15 | 1991-04-23 | Ku San Mei | Method of forming contacts to a semiconductor device |
| US5086248A (en) * | 1989-08-18 | 1992-02-04 | Galileo Electro-Optics Corporation | Microchannel electron multipliers |
| US5205902A (en) * | 1989-08-18 | 1993-04-27 | Galileo Electro-Optics Corporation | Method of manufacturing microchannel electron multipliers |
| AU2001266998A1 (en) * | 2000-06-23 | 2002-01-08 | Honeywell International, Inc. | Method to restore hydrophobicity in dielectric films and materials |
| US6638438B2 (en) * | 2001-10-16 | 2003-10-28 | Ulisatera Corporation | Printed circuit board micro hole processing method |
| JP4999454B2 (ja) * | 2003-01-25 | 2012-08-15 | ハネウェル・インターナショナル・インコーポレーテッド | 損傷誘電体材料及び膜の修復及び回復 |
| US7709371B2 (en) * | 2003-01-25 | 2010-05-04 | Honeywell International Inc. | Repairing damage to low-k dielectric materials using silylating agents |
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| US7678712B2 (en) * | 2005-03-22 | 2010-03-16 | Honeywell International, Inc. | Vapor phase treatment of dielectric materials |
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Citations (2)
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|---|---|---|---|---|
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| JPS61161721A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 表面平坦化法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4180432A (en) * | 1977-12-19 | 1979-12-25 | International Business Machines Corporation | Process for etching SiO2 layers to silicon in a moderate vacuum gas plasma |
| US4253907A (en) * | 1979-03-28 | 1981-03-03 | Western Electric Company, Inc. | Anisotropic plasma etching |
| JPS5690525A (en) * | 1979-11-28 | 1981-07-22 | Fujitsu Ltd | Manufacture of semiconductor device |
| DE3016736A1 (de) * | 1980-04-30 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen geaetzter strukturen in siliziumoxidschichten |
| US4457820A (en) * | 1981-12-24 | 1984-07-03 | International Business Machines Corporation | Two step plasma etching |
| DE3216823A1 (de) * | 1982-05-05 | 1983-11-10 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von strukturen von aus metallsilizid und polysilizium bestehenden doppelschichten auf integrierte halbleiterschaltungen enthaltenden substraten durch reaktives ionenaetzen |
| DE3315719A1 (de) * | 1983-04-29 | 1984-10-31 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von strukturen von aus metallsiliziden bzw. silizid-polysilizium bestehenden doppelschichten fuer integrierte halbleiterschaltungen durch reaktives ionenaetzen |
| US4508815A (en) * | 1983-11-03 | 1985-04-02 | Mostek Corporation | Recessed metallization |
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-
1985
- 1985-08-09 US US06/764,148 patent/US4624739A/en not_active Expired - Lifetime
-
1986
- 1986-07-07 JP JP61158129A patent/JPS6237936A/ja active Granted
- 1986-07-15 EP EP86109712A patent/EP0212251B1/en not_active Expired - Lifetime
- 1986-07-15 DE DE8686109712T patent/DE3681994D1/de not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5796552A (en) * | 1980-12-09 | 1982-06-15 | Nec Corp | Manufacture of semiconductor device |
| JPS61161721A (ja) * | 1985-01-11 | 1986-07-22 | Nec Corp | 表面平坦化法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3681994D1 (de) | 1991-11-21 |
| EP0212251A2 (en) | 1987-03-04 |
| JPH0545057B2 (ja) | 1993-07-08 |
| US4624739A (en) | 1986-11-25 |
| EP0212251A3 (en) | 1988-03-16 |
| EP0212251B1 (en) | 1991-10-16 |
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