JPS6194327A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （５東上の利用分野） この発明は半導体素子の製造方法に関し、詳しくは、多
結晶シリコン膜（以下ポリシリコンと呼ぶ）などのよう
な導″ｉｌＬ膜のパターン形成方法に関する。

（従来の技術） シリコン集積回路は、今後、ますます微細化が進み、高
密度化・高集積化が図られようとしている。これを支え
るエツチングにおける技術の一つが反応性イオンエッチ
（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈ　：　ＲＩＥ　
）を筆頭とする異方性エツチングである。この異方性エ
ツチングは、超ＬＳＩ技術総集［１９８２年版（昭５７
−７）ダイヤモンド社経営開発編集部Ｐ２１３−Ｐ２２
３にＲＩＥが詳述されているように、従来のいわゆるウ
ェットエッチまたはプラズマエッチのような等方性エツ
チングと異なシ、エツチングマスク材端からの横方向へ
のエツチング量が少なく、被エツチング物にほぼエツチ
ングマスク通うの寸法のパターンが転写される。したが
って、フォトマスクからの変換差が小さく微細化に適し
ておシ、今後、ますます多用されようとしている。

このような異方性エツチングでは、第２図のようにシリ
コン基板１の表面に膜２にょシ段差があり、そこに被エ
ツチング物３を形成しエツチングする場合、下地段差部
の側面に被エツチング物３ａが残フやすい。

（発明が解決しようとする問題点） そして、このことが、例えばシリコン集積回路のメモリ
などの製造においては問題となった。

すなわち、シリコン集積回路のメモリの製造方法におい
ては、第３図（ａ）のように、シリコン基板１１上に第
１ポリシリコンのパターン１２を形成した後、第２ポリ
シリコンとの層間絶縁膜１３をＭ酸化あるいはＣＶ　Ｄ
　（Ｃｈｅｍｉｃａｌ　Ｖｏｐｏｒ　Ｄｅｐｏｓｉｔｉ
ｏｎ　）法などにより形成し、続いて第２ポリシリコン
１４をＣＶＤ法で被着させ、その第２ポリシリコン１４
の非エツチング部を図示しないレジストで覆った上で、
第２ポリシリコン１４をＲＩＥでエツチングして第４図
の平面図に示すような第２ポリシリコンパターフ１４ａ
　、１４ｂを得ているが、ＲＩＥで第２ポリシリコン１
４をエツチングすると、第２ポリシリコンエ４が除去さ
れるべき部分でも第３図（ｂ）のように第１ポリシリコ
ンパターン１２の側面に第２ポリシリコン１４が残る。

すなわち、第４図の点線の部分に第２ポリシリコン１４
が残る（第３図（ｂ）は、第４図のＡ−Ａ部分の断面図
である）。したがって、この第２ポリシリコン１４の残
渣で第２ポリシリコンパターフ１４ａ　、１４ｂがショ
ートして歩留夛が低下する。

これを避けるため異方性エツチング性を弱くすると、エ
ツチングマスク通りの寸法のパターンを転写できるとい
う異方性エツチングの％徴が損なわれる。また、オーバ
ーエツチングを行って段差部の残渣を除去しようとする
と、必要以上に平坦部の下地が損傷を受け、延いては素
子特性に悪影響を及ぼすという問題点がある。

（問題点を解決するための手段〉 そこで、この発明では、ポリシリコンなど導電膜（被エ
ツチング物）の被エツチング部の段差部分のみを予め一
部除云して薄クシておいて、その後、　異方性エツチン
グで導電膜のパターニングを行う。

（作用） 導電膜の被エツチング部の段差部分を薄くしておけば、
この部分のエツチング量が平坦部に比較して少なくなる
ため、バターニング時、？ｌＩえこの部分のエツチング
速度が遅くても、平坦部のエラチンｒ終了と同時に段差
部の導電膜がすべて除去される。

（実施例） 以下この発　の一実施例を第１図（この図は第４図のＡ
−Ａ勝断面図に相当する）を参照して説する。

第１図（ａ）において、２１は半読体基板としてのシリ
コン基板であり、このシリコン基板２１上にｊ１１１ポ
リシリコンのパターン２２を形成した後、全面に眉間絶
Ｒ膜２３を形成し、さらにその上に第２ポリシリコン２
４を被着する。ここで、Ｎ間絶縁膜２３は例えば数百ｎ
ｍ厚の熱酸化５ｉＯｚ膜からなる。また、第２ポリシリ
コン２４は例えば減圧ＣＶＤ法で数百面厚に形成される
もので、このポリシリコン２４にはｒｉｎａｉｔｕＪか
或いは被着後、リン［Ｆ］などの不純物のドーピングを
行う。

その後、同第１図（ａ）に示すように、マスク用膜（マ
スク材）２５を前記第２ポリシリコン２４上に被着させ
る。ここで、マスク用膜２５は、段差部の膜質が平坦部
よりも劣る膜、あるいは段差部への付着が平坦部よシも
非常に少ないような膜で６Ｄ、例えばＥ　ＣＲ（Ｅｌｅ
ｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅ５ｏｎａｎｃｅ
　）プラズマ法や通常のプラズマＣＶＤ法るるいはスパ
ッタ法による５ｉＯｚ＠、または減圧ＣＶＤ法によるＰ
　Ｓ　Ｇ　（Ｐｈｏｓｐｈｏ−５ｉｌｉｃａｔｅ　Ｇｌ
ａｓｓ　）　ｋ、そのほかプラズマＣＶＤ法によるＳｉ
：＋Ｎ４膜などでるる。また、膜厚は、後工程の第２ポ
リシリコ°ン２４のエツチングに対してマスク材となる
だけの厚さとする。例えば数百ｎｍ厚とする。

次に、第２ポリシリコン２４の非エツチング部を、前記
マスク用膜２５上に７オトリングラフイによシ設ける図
示しないレジストパターンで覆った上で、マスク用膜２
５のエツチング液ＫＮ漬するかドライエツチングによシ
エッチングを行う。

これによシ、第２ポリシリコン２４の被エツチング部の
マスク用膜２５（前記レジストパターンで覆われていな
い）がエツチングされるが、この時、エツチング時間を
制御するととＫより、マスク用ｐＭ２５の前記特徴（膜
質または膜厚が平坦部と段差部で異なるｐから第１図（
ｂ）のように、段差部のみマスク用膜２５を完全に除去
する。その結果、同第１図（ｂ）に示すように、被エツ
チング部の段差部のみ第２ポリシリコン２４が露出する
。なお、このような構造は、マスク用膜２５か例えばＥ
ＣＲ８ｊｏ２の時、ＨＦ系液に浸漬すれば簡単に得られ
る。

その後、フッ酸と硝酸の混液によるウェットエッチある
いはプラズマエッチによジ、前記段差部の露出第２ポリ
シリコン２４を一部分除去し、この部分の第２ポリシリ
コン２４を第１図（ｃ）に示すように薄くする。この時
の第２ポリシリコン２４の除去量は、後のＲＩＥＫよる
エツチングとの兼ね合わせで決める。

次に、第２ポリシリコン２４被エツチング部の平坦部分
上のマスク用膜２５を第１図（ｄ）　Ｋ示すように取り
去る。

その後、図示しない前記レソストパターンをマスクとし
てＲＩＥによシ＠２ポリシリコン２４をエツチングし、
この第２ポリシリコン２４をパターニングする。この時
、第２ポリシリコン２４の被エツチング部においては、
前述のように段差部のポリシリコンを予め薄くしである
。したがって、段差部分のエツチング速度が遅く、従来
、段差部に一部ポリシリコンが残ることがあったが、こ
の一実施例では平坦部のエツチング終了と同時に段差部
の第２ポリシリコン２４がすべて除去されるようになシ
、従来のようにオーバエッチを行わなくても段差部に第
２ポリシリコン２４がエツチングされずに残ることがな
く、第１図（ｅ）の構造が得られる。

しかる後、ＲＩＥにおけるエツチングマスクとしての図
示しないレソストパターンを除去し、さらに必要ならば
、その下のマスク用膜２５も除去する。

なお、以上の一実施例は、ポリシリコンのパターニング
についてであったが、ポリシリコン以外の導電膜、例え
ばｋｌ　ｒ　Ｍｏ　ｐ　Ｗまたはそのシリサイドのパタ
ーニングにおいても、この発明の方法を同様に利用でき
る。

（発明の効果） 以上のように、この発明の方法によれば、導電膜の被エ
ツチング部の段差部分のみを予め一部除去して薄くして
おくことＫよシ、その後の異方性エツチングによるパ“
ターニング時、ｘ方ｉエツチング性を弱めたシ、オーバ
ーエッチを行うことなしに、被エツチング部の段差部に
導電膜が残らないように・できる。したがって、導電膜
の残渣によるクヨートなどの問題を解決でき、同時に異
方性エツチング性を弱める方法およびオーバーエッチ方
法による問題も解決できる。

【図面の簡単な説明】

第１図はこの発明の牛導体紫子の製造方法の一実施例を
説明するだめの断面図、第２図は異方性エツチングのと
き下地段差部側面に被エツチング物が残ること乞示す模
式断面図、第３図はシリコン集積回路のメモリにおける
製造方法を説明するための断面図、第４図は同平面図で
ある。 ２１・・・シリコン基板、２２・・・第１ポリシリコン
パターン、２４・・・第２ポリシリコン、２５・・・マ
スク用膜。

Claims (1)

【特許請求の範囲】
1. 　表面に段差を有する半導体基板上に導電膜を形成する
   工程と、その導電膜上にマスク材を被着させた後、導電
   膜の被エッチング部の段差部分のみマスク材を除去して
   導電膜を露出させる工程と、その露出した部分の導電膜
   を一部除去して、その部分の導電膜を薄くする工程と、
   その後、導電膜の被エッチング部を異方性エッチングで
   除去して導電膜をパターニングする工程とを具備してな
   る半導体素子の製造方法。