JPS6238051A - シリアルデ−タ伝送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は非同期方式のシリアルデータ伝送装置に関す
る。

［従来技術の説明］ 従来の非同期方式のシリアルデータ伝送装置としては、
例えば、調歩同期方式によるシリアルデータ伝送装置が
ある。

この調歩同期方式によるシリアルデータ伝送装置は、送
信機及び受信機側にそれぞれ送信用時計及び受信用の時
計が用いられており、複数ビットのデータを例えばＮＲ
Ｚ（Ｎｏｎ　　Ｒｅｔｕｒｎ　　ｔ。

Ｚｅｒｏ）信号で伝送することができる。この装置では
伝送途中におけるビット弁別用の同期信号を伝送するを
要しないため通信線上に高周波ノイズを発生する恐れが
少ないので、例えば車両用多電伝送装置等高周波ノイズ
を嫌う用途に適している。

しかしながら、このような非同期方式のシリアルデータ
伝送装置にあっては、伝送データのビット弁別を送信機
及び受信機にそれぞれ別途に設けられた時計信号を用い
て行うため、通常の時計を用いては時計誤差の累積がピ
ッ１〜弁別に支障を期さない範囲のデータしか伝送する
ことができなかった。又、より多数ビットのデータを伝
送したい場合には送信機及び受信機に共に極めて高精瓜
の時計を設けなければならないので伝送装置が高価とな
るという問題点があった。

［発明の目的］ この発明は、上記問題点を改善し、より多数ビットのデ
ータを通常精度の時計を用いて高周波ノイズの発生の少
ない非同期方式で伝送することができるシリアルデータ
伝送装置を提供することを目的とする。

［発明の概要］ 上記目的を達成するためにこの発明は、送信用時計信号
に基づいて複数ピッ１−のデータを１ビットづつ出力す
るシリアルデータ出力手段と該出力手段からのデータ出
力が所定ビットに達したときシリアルデータの出力を中
断させるデータ出力中断手段とを有する送信機と、受信
用時計信号に基づいて前記送信機から出力されたデータ
を１ビットずつ入力するシリアルデータ入力手段と該入
力手段からのデータ入力が所定ビットに達したとぎシリ
アルデータの入力を中断させると共に所定通信待ち信号
を生成する通信待ち信号生成手段とを有する受信機と、
前記生成手段で生成された所定時間の通信待ち信号の終
了時刻に合わせて前記送信用時計信号及び前記受信用時
計信号を同期化し前記シリアルデータ出力及び前記シリ
アルデータ入力を再開始させる時計信号同期化手段と、
を有せしめてシリアルデータ伝送装置を構成し、伝送途
中において送信機及び受信機の時計信号を共に同期化す
るようにした。

［実施例の説明１ 以下、添付図面に基づいてこの発明の一実施例を説明す
る。

第１図はこの発明の一実施例に係る装置概要のブロック
図、第２図は送信用ビット弁別回路の詳細回路図、第３
図は該回路の各部の信号状態を示すタイムチャート、第
４図は受信用ビット弁別回路の詳細図、第５図は該回路
の各部の信号状態を示すタイムチャートである。

第１図に示すように、シリアルデータ伝送装置１は送信
１！ｉ３と適数の受信機５　（５ａ　）とを有して構成
され、送信機３と受信機５とはデータ信号線７及び通信
待ち要求信号線９とで接続されている。

送信１ｉ１３はイネーブル信号入力端子１１と８ビット
のデータを入力するデータ入力端子１３とを有しており
、又、その内部には送信用ビット弁別回路１５と、パラ
レルシリアルシフトレジスタ（以下、Ｐ／Ｓ変換器と略
称する）１７と、パリティ付加回路１９と、を有してい
る。

前記送信用ビット弁別回路１５は前記イネーブル信号入
力端子と前記通信待ち要求信号線９並びに前記Ｐ／Ｓ変
換器１７とに接続され、前記イネーブル信号入力端子か
ら入力される通信イネーブル信号ＥＮＡに基いて周期２
・［Ｂの送信用時計信号ＣＬＫＩを５回、次いで前記通
信待ち要求信号線９からの合成通信待ち要求信号ＴＷＡ
　ｆ　Ｔの信号に基づいて再び６回出力する。これら合
成通信待ち要求信号ＴＷＡ　Ｉ　Ｔ等のタイミングの詳
細は第２図以下で詳述する。

前記Ｐ／Ｓ変換器１７はスタートビット付加回路２１を
付属させた９ビットのシフ１〜レジスタで構成され、こ
れには８ビットの前記データ入力端子１３及び前記パリ
ティ付加回路１９が接続されている。レジスタ２３には
前記データ入力端子１３からデータＤ１〜Ｄ８が入力さ
れ１ビットのレジスタ２５にはパリティビットＰが入力
される。

そして、Ｐ／Ｓ変換器１７は前記送信用時計信号ＣＬＫ
Ｉに同期して図においてレジスタ内容を右方向に１ビッ
トずつシフトさせ、スター１−ビット８．８ビットデー
タＤ１〜Ｄｏ　、パリティビットＰ、そして最摸にエン
ドビット合計１１ビットを前記データ信号線７にＮＲＺ
信号で出力する。

スター１〜ビットはローレベル、データビットはコード
！ではハイレベルコードＯでははロー１ノベル。

エンドビットはハイレベルとされる。

受信機５はイネーブル信号入力端子２７と、８ビットの
データ出力端子２つとを有しており、その内部にはスタ
ートビット検出回路３１と、受信用ビット弁別回路３３
と、シリアルパラレルシフト１、・ジス４？（以下、Ｓ
／Ｐ変換器と略称する）３５と、パリティチェック回路
３７と、を右している。

前記スタートビット検出回路３１は前記データ信号線７
に接続され、該信号線から入力されるＮＲ７信号の最初
のハイレベルのスタートビットを検出し入力開始信号５
ＴＡＲＴを出力する。

前記受信用ビット弁別回路３３は前記イネーブル信号入
力端子２７及び前記スタートビット検出回路３１並びに
前記通信待ち要求信号線９に接続され、前記イネーブル
信号入力端子２７からの通信イネーブル信号ＥＮＡと前
記スタートビット検出回路からの入力開始信号Ｓ　Ｔ　
Ａ　ＲＴとを受けて前記送信用時計信号ＣＬ　Ｋ　１と
同様の周期２・ｔＢの受信用時計信号ＣＬＫ２を５回出
力（）、次いで通信待ち要求信号ＷＡＩＴを前記通信待
ち要求信号線９に所定時間出力する。

ここに、この通信待ち要求信号ＷＡＩＴは一端に抵抗Ｒ
を介して所定電圧を与えられている前記通信待ち要求信
号線９を接地する形で出力され、この接地は他の受信１
ｆ１５ａでも同様に行われている。従って、前記通信待
ち要求信号線９上で各通信待ち要求信号ＷＡＩＴのワ１
′ヤードアンドがとられるので該信号線９には合成通信
待ち要求信号ＴＷＡＩＴが現われる。これら通信待ち要
求信号ＷＡＩＴの生成方式及び合成通信待ち要求信号Ｔ
ＷＡＩＴの合成のされ方については第４図以下で詳述す
る。

受信用ビット弁別回路３３は合成通信待ち要求信号ＴＷ
Ａ　Ｉ　Ｔの終了時刻に同期して受信用時計信号ＣＬＫ
２を再度出力する。なお、受信用ビット弁別回路から出
力されている信号ＧＯ２は内蔵カウンタ装置のカウント
オーバの信号を示している。

約記Ｓ／Ｐ変換器３５は９ビットのシフトレジヌクで構
成され、前記受信用時計信号ＣＬ、　Ｋ　２に同期して
前記データ信号線７から入力されるスタートヒツト及び
エンドピッ１〜以外のＮＲＺ信号を１ビットずつ図にお
いて右方向ヘシフトしながら入力する。

前記パリティチェック回路３７は前記受信用時計信号Ｃ
ＬＫ２に基いて前記データ信号線７から入力されるデー
タＤ１〜ＤＢをパリティビットＰと共に入力し、入力さ
れたデータの和が予め定められた偶数又は奇数であれば
前記Ｓ／Ｐ変換器３５にデータ出力端子を出力する。

ｔ）１２図に前記送信用ビット弁別回路１５の詳細を示
している。

首記送信用ビット弁別回路１５は時計３９と３つのアン
ド回路４１．４３．４５と、カウンタ４７と、インバー
タ４９、リセットセットフリップフロップ５１と、立上
がり同期モノマルチ５３と、と有して構成されている。

前記アンド回路４１は３つの入力端子を有しており、そ
の３入力端子ば前記イネーブル信号入力端子１１と、前
記カラ〕／り４７と、前記フリップフロップ５１とに接
続され、前記イネーブル信号入力端子１１からの通信イ
東−ブル信＠　Ｅ　Ｎ　Ａ及び前記カウンタ４７からの
カウントオーバ信号Ｃ０１並びに前記フリップフロップ
５１からの出力信号ＦＱＩが共にハイレベルにあること
を条件としてハイレベルとなる出力信＠Ａ１を出力する
。

前記時計３９はその内部に発撮器Ｏ８Ｃを有して構成さ
れ、前記アンド回路４１からの出力信号ＡＩがハイレベ
ルにあるとき周期２・ｔＢの送信用時計信号ＣＬ　Ｋ　
”！を出力覆る。

首記カウンタ４７は、前記アンド回路４３を介して変形
時計信号ＭＣＬＫ１を入力し、この変形時計信ＱＭＣＬ
ＫＩの時計周波を計数し、計数値が５になったとき中間
信号ＣＭＩを出力し、又、その計数値が１２になったと
き前記カウントオーバ信号ＣＯ１を出力している。

前記立上がり同期モノマルチ５３は前記通信待ち要求信
号線９に接続され、脈線９からの合成通信待ち要求信号
ＴＷＡ　Ｉ　Ｔを入力してこの信号ＴＷＡＩＴの信号レ
ベルがローレベルからハイレベルに変化するときに同期
してパルス状のワンショット信号５ＯＨＴＩを出力する
。

前記インバータ４９は、ワンショット信号５ＨＯＴＩを
入力し、これを反転して前記アンド回路４３の一端子に
入力する。

前記アンド回路４３は前記インバータ４つの出力と前記
送信用時計信号ＣＬＫＩとを入力しワンショット信号５
ＨＯＴＩが出力されたとき送信用時計信号ＣＬＫＩを変
形する形で変形時計信号ＭＣＬＫ１を出力している。従
って、アンド回路４３から出力される変形時計信号ＭＣ
ＬＫＩにはワンショット信号５ＨＯＴＩがハイレベルの
パルス状信号を出力していない間は前記送信用時計信号
ＣＬＫＩと同形である。

前記アンド回路４５は一入力端子に前記送信用時計信号
ＣＬＫ１を受けると共に他の入力端子に前記中間信号Ｃ
Ｍ１を受けており、中間信号ＣＭ１が出力されたごと及
び前記時計信号ＣＬＫ１がハイレベルにあることを条件
としてフリップフロップ５１のリセット端子Ｒに信号Ｆ
ＦｌＮ１を出力する。

前記フリップフロップ５１は、リセット端子Ｒに前記ア
ンド回路４５からの出力信号ＦＦｌＮ１を入力すると共
にセット端子Ｓに前記ワンショット信号５ＨＯＴ１を入
力している。

第２図に示した送信用ビット弁別回路１５の作用を第３
図に基づいて説明する。

第３図（ａ　）はイネーブル信号入力端子１１から入力
されてくる通信イネーブル信号ＥＮＡを示している。

前記アンド回路４１は、この通信イネーブル信号ＥＮＡ
がハイレベルになったこと、及び、カウンタ４７が第３
図（ｅ　’）に示したカウンタ終了信号ＣＯ１がまだカ
ウントオーバしておらずハイレベルにあること、並びに
、第３図（ｄ　）に示した前記フリップフロップ５１か
らの出力信号ＦＱＩがハイレベルにあることを条件とし
て、第３図（ｆ）に示したようにハイレベルの信号Ａ１
を出力して発振器Ｏ８Ｃを発振させ、時計３９から第３
図（ｂ）に示した周期２・ｔｓの時計信号ＣＬＫ１を出
力する。第１図に示したＰ／Ｓ変換器１７は第３図（ｂ
）に示した時計信号ＣＬＫＩの立下がりに同期して第３
図（Ｃ）に示したようにデータ信号ＤＡＴＡをデータ信
号線７に出力する。

Ｓはスタートビットを示している。

Ｐ／Ｓ変換器の送信開始に伴ってカウンタ４７はアンド
回路４３を介して時計信号ＣＬＫ１を第３図（ｋ）に示
した変形クロック信号ＭＣＬＫ１として入力し、この変
形クロック信号ＭＣＬＫ１の立下がりに同期して、信号
周波を計数する。そして、第３図（０）に示したように
この数が所定数５になったときハイレベルとなる中間信
号ＣＭ１を出力する。

ここでアンド回路４５は、この中間信号ＣＭＩと第３図
（ｂ　）に示した送信用時計信号Ｃｉ−Ｋ　１とを受け
ており、第３図（ｈ）に示したように、送信用時計信号
ＣＬ　Ｋ　１が時刻し１でハイレベルとなるときに同期
してハイレベルの信号ＦＦｌＮ１を出力する。即ち、中
間信号ＣＭ１が出力されてのち送信用時計信号ＣＬＫ１
が単位サイクルを終了する時点ｔ１でハイレベルの信号
を出力する。

次いで、フリップフロップ５１は、第３図（ｈ）に示し
た信号ＦＦＩＮＩをリセット端子Ｒに受けており第３図
（ｄ　）に示したように時刻ｔ１でその出力レベルをロ
ーレベル化する。すると、アンド回路４１はフリップフ
ロップ５１の出力信号ＦＱ１を一入力端子に受けている
ので、時刻ｔ１でローレベル信号を出力し、送信用時計
３９の発振を停止させることになる。従って、時計３９
は、第３図（Ｃ）においてデータ信＠Ｄが５ビット出力
された時刻ｔ１で停止される結果となる。

次に第４図以下で後述するところの第３図（ｉ）に示し
た合成通信待ち要求信号ＴＷＡ　Ｉ　Ｔが時刻ｔ２でロ
ーレベルからハイレベル化されたとする。

すると、立上がり同期モノモルチ５３は、第３図（ｊ　
）に示したように時刻ｔ２で立上るパルス状のワンショ
ツ１−信号５ＨＯＴ１を出力しフリツプフ【コツプ５１
のセット端子Ｓ及びインバータ４９にハイレベルの信号
を与える。

第３図（ｋ　）に示したＪ：うにアンド回路４３の出力
信号ＭＣＬＫ１はその間口−レベル化される。

これにより、第３図（（＋　）に示したカウンタ４７の
中間信号ＣＭ１は時計１２でローレベル化され、アンド
回路４５を介してフリップフロップ５１の出力信号ＦＱ
１をハイレベル化し、アンド回路４１の出力信号Δ１を
ハイレベル化する。従って、時計３９は時刻ｔ２を基準
時刻として第３図（ｂ）に示したように再び送信用時計
信号ＣＬ　Ｋ１を出力づる。

第１図に示した送信機３はこの送信用時計信号ＣＬＫ１
に基づいて残りデータを出力する。カウンタ４７は第３
図（ｋ　）に示したように１２を計数した時刻ｔ３でカ
ウントオーバの信号Ｃ０１を出力し時計３９の時計信号
ＣＬＫ１の出力を第３図（ｂ）に示したように停止させ
る。Ｐ／Ｓ変換器１７はイネーブル信号ＥＮＡが終了す
るまでの間エンドピッｌ−Ｅを出力して送信１１１３は
時刻ｔ４で全送信作業を終了する。

次に、第４図及び第５図を用いて受信用ごツ１〜弁別回
路の詳細を説明する。

第４図に示すように、受信用ピット弁別回路３３は、受
信用時計５５と、４つのアンド回路５７゜５９．６１．
６３と、カウンタ６５と、リセットセットフリップフロ
ップ６７と、２つのインバータ６９．７１と立上がり同
期モノマルチ７３と、トランジスタ７５と、を有してい
る。

アンド回路５７は、第５図（ａ　）に示した通信イネー
ブル信号ＥＮＡと、第５図（０）に示した送信開始信号
５ＴＡＲＴと、第５図（ｄ　）に示したカウンタ６５か
らのカウントオーバ信号ＣＯ２と、第５図（ｅ　）に示
したフリップフロップ６７からの出力信号ＦＱ２とを受
けておりこれら信号が共にハイレベルであるどきハイレ
ベルの信号Ａ２を出力する。時計５５はこの出力信号へ
２がハイレベルである開発振器Ｏ８Ｃを発信させ第５図
（［）に示したような受信用時計信号ＣＬＫ２を出力す
る。

第１図に示した受信機５のＳ／Ｐ変換器３５はこの受信
用時計信号ＣＬＫ２の立上がりに同期して第５図（ｂ）
に示したデータ信号ＤＡＴＡを順次入力する。なお、こ
の受信タイミングは送信タイミングに対し時計信号の１
／２周期ｔａだけずらされている。

カウンタ６５はアンド回路５９を介して第５図（Ｕ）に
示したような変形時計信号ＭＣＬＫ２を受けており、こ
の時計信号ＭＣＬＫ２の立下がりに同期して時計周波を
計数し、この計数が５になった時刻ｔｏで第５図（０）
に示した中間信号ＣＭ２をハイレベルとする。

アンド回路６１は一入力端子に第５図＜ｆ＞に示した受
信用時計信号ＣＬＫ２を入力していると共に他の入力端
子に第５図（ｇ）に示した中間信号ＣＭ２を入力してい
るので、第５図（ｈ）に示したように受信用時計信号Ｃ
ＬＫ２が時刻ｔ１で単位サイクルを終了してハイレベル
化された時点でハイレベルとなる出力信号ＦＦｌＮ２を
出力する。

この時刻ｔ１でフリップ７０ツブ６７は、セット端子Ｓ
に第３図（ｋ　）に示したショット信号５ＨＯＴ２のロ
ーレベル信号を受ｔプでおり、リセット端子Ｒに第５図
（ｈ　）に示したハイレベルの信号ＦＦｌＮ２を入力す
るので第５図（ｅ　）に示したように時刻ｔ１でローレ
ベルとなる出力信号ＦＱ２を出力する。

フリップ７０ツブ６７からの出力信号ＦＱ２のローレベ
ル化により第５図（［）に示したように時計５５は受信
用信号ＣＬＫ２の出力を停止する。

これにより第１図に示したＳ／Ｐ変換器３５はシリアル
データの入力を一時中断することになる。

さて、前記インバータ７１は前記アンド回路６１の出力
端子と接続され、第５図（ｈ　）に示した出力信号Ｆｌ
−ＩＮ２を反転しアンド回路６３の一入力端子に与えて
いる。

前記アンド回路６３は前記インバータ７１からの出力信
号〈図示せず）と前記中間信号ＣＭ２とを入力し、第５
図（ｉ　＞に示したようにトランジスタ７５を時刻ｔｏ
で作動させるためのトランジ、ｌ１１．り作動信号７ｒ
を時間ｔＷだけ出力する。

ｌ）η記トランジスタ７５はアンド回路６３の出力端子
と接続され第５図（ｉ　）に示した作動信号丁ｌ″に基
づいて通信待ち要求信号線９を時間ｔ　Ｗだげ接地する
。この接地は言い換えれば通信待ち信Ｑ　Ｗ△Ｉ丁を出
力したことになり、この通信待ち（３号ＷＡＩＴが出力
されている間前記送信持ち要−ｙ、（、ｇ９線９はロー
レベル化されることになる。

ところで、前記通信待ち要求信号線９には第１図に示し
たように他の受信機５ａが接続されており、これら他の
受信機５ａからも同様の通信待ち要求信号ＷＡＩＴが送
出されている。従って、通信待ち要求信号線９には第５
図（ｊ　＞に示したようにこれら通信待ち要求信号ＷＡ
ＩＴの合成値たる合成通信待ち要求信号ＴＷＡＩＴが現
われることになる。

前記立ち上り同期モノマルチ７３は前記通信待ち要求信
号線９に接続されており、合成通信待ち要求信号ＴＷＡ
　Ｉ　Ｔが切れた時点、即ち、第５図（ｊ）に示した信
号ＴＷＡｆＴがハイレベル化される時刻【２で第５図（
ｈ）に示したワンショット信号５ＨＯＴ２を出力するこ
とになる。

前記インバータ６９は立上がり同期モノマルチ７３の出
力端子に接続されており、又、アンド回路５９はこのイ
ンバータ６９からの出力信号を一入力端子に入力してい
ると共に他の入力端子に現在停止されている前記受信用
時計信号ＣＬＫ２のハイレベル信号を入力しているので
、第５図（斐）に示したように第５図（ｋ　）に示した
ワンショット信号Ｓ　Ｉ−１０Ｔ　２がハイレベルにあ
る間第５図（［）に示した受信用時計信号ＣＬＫ２をロ
ーレベル化する。

カウンタ６５は第５図（愛）に示した変形時計信号ＭＣ
ＬＫ２の時刻ｔ２の立上りに同期して第５図〈９）に示
したように時刻ｔ２でそのレベルをローレベル化し、第
５図（ｈ）に示したアンド回路６１の出力信号ＦＦｌＮ
２をローレベル化する。従って、時刻ｔ２で第５図（ｅ
　’）に示したフリップフロップ６７の出力信号ＦＱ２
はハイレベル化され時計５５は受信用時計信号ＣＬＫ２
の出力を開始する。

・〕゛１図に示１ノだ受信機５は第５図（ｈ）に示す５
：、）！コ残りビットを時刻ｔ２で新たに出力される゛
電信用時計信号ＣＬ　Ｋ　２の立上がりに同期して順欠
入力する。そして第４図に示したカウンタ６５（，３Ｌ
計数値が１１になったら時刻ｔ５でカウンｌ〜オーバの
信号ＣＯ２を出力し、この信号ＣＯ２をア、°／ド回路
５７及び第１図に示したバリ゛アイチェック回路３７に
出力する。

第４図に示したアンド回路５７はカウントオーバ信号Ｃ
Ｏ２に基づいて時計５５の出力を停止させる。第５図（
ｂ　’）に示したように第１図に示したＳ／Ｐ変換器３
５はその後エンドピッｌ−Ｅを確几２する。その後、１
９１図に示したパリティチェック回路３７は、パリティ
チェックを行って、８７丁）変換器３５にデーイ預出力
するように指令し、Ｓ、／ｐ変換器３５は、この指令に
基づいて８ビットデータを出力端子２つに出力して全受
信作業を終了する。

以上の構成のシリアルデータ伝送装置１は、８ビットデ
ータの伝送時に、各送受信機はそれぞれ４ビット伝送時
に伝送を中断し、次いで各受信機で生成される通信待ち
要求信号ＷＡＩＴの合成信号ＴＷＡＴ”丁の信号切れに
同期して残りデータの伝送を行うことになる。

従って各送受信機の有する時計は前記合成通信待ち要求
信号ＴＷＡＩＴの信号切れの時刻に同期して補正される
ので、送信機及び受信機間の時計誤差を前半４ビットの
伝送終了時点で補正することができるようになる。

即ち、今、送信機及び受信機の時計周期は共に２・ＩＢ
であり、受信機の時計は送信機の時計に対して一周期当
り２・ｔｏの誤差があるとするならば、従来は、スター
トビット、パリティピットを含めた伝送ビット数をｎ　
（上記例ではｎ＝１０＞として ｔｏ＜ｔｓ／（２・ｎ） とじなければならかったのに対し、本例では、ｎの代わ
りにｎ／２とすることができ、時計精度は２倍粗なもの
で十分とする。

なお、上記実施例では伝送データの中間位置で１回通信
待ち要求信号ＷＡＩＴを出力する態様を示したが第２図
、第４図に示したカウンタ４７゜６５の計数値を複数段
に設定することにより伝送途中で複数回通信待ち要求信
号ＷＡＩＴを出力する態様とすることができるのは勿論
である。

［発明の効果］ 以上説明したこの発明は、中間同期装置の同期化作用で
伝送途中において送信機及び受信機の有する時計を共に
同期化するようにしたシリアルデータ伝送装置であるこ
とから、ビット弁別粘度良好にして、より多数のビット
のデータを通常精度の時計を用いて高周波ノイズの発生
の少ない非同期方式で伝送することができ、もって、伝
送品質良好であり、かつ、用途多様のシリアルデータ伝
送装置を安価に提供することが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すシリアルデータ伝送
装置のブロック図、 第２図は送信用ビット弁別回路の詳細回路図、第３図は
該回路の各部の信号状態を承りタイムチャー１〜、 第４図は受信用ビット弁別回路の詳細回路図、第５図は
該回路の各部の信号状態を示すタイムチャートである。 １・・・シリアルデータ伝送装置 ３・・・送信ＩＩ　　　　　　　５・・・受信機９・・
・通信待ち要求信号線 １５・・・送信用ビット弁別回路 ３３・・・受信用ビット弁別回路 ＣＬＫＩ・・・送信用時計信号 ＣＬＫ２・・・受信用時計信号 ＷＡＩＴ・・・通信待ち要求信号 ＴＷＡＩＴ・・・合成通信待ち要求信号第４図 第５図 ｔｏｔ＋ｔ？ｔｓ

Claims (2)

【特許請求の範囲】
1. （１）送信用時計信号に基づいて複数ビットのデータを
   １ビットづつ出力するシリアルデータ出力手段と該出力
   手段からのデータ出力が所定ビットに達したときシリア
   ルデータの出力を中断させるデータ出力中断手段とを有
   する送信機と、受信用時計信号に基づいて前記送信機か
   ら出力されたデータを１ビットずつ入力するシリアルデ
   ータ入力手段と該入力手段からのデータ入力が所定ビッ
   トに達したときシリアルデータの入力を中断させると共
   に所定の通信待ち信号を生成する通信待ち信号生成手段
   とを有する受信機と、前記生成手段で生成された所定時
   間の通信待ち信号の終了時刻に合わせて前記送信用時計
   信号及び前記受信用時計信号を同期化し前記シリアルデ
   ータ出力及び前記シリアルデータ入力を再開始させる時
   計信号同期手段と、を有して構成されるシリアルデータ
   伝送装置。
2. （２）前記時計信号同期化手段は、複数の受信機毎に生
   成された前記通信待ち信号を時間的に合成しこの合成信
   号の終了時刻に同期して前記送信用時計信号及び前記受
   信用時計信号を同期化することを特徴とする特許請求の
   範囲第１項に記載のシリアルデータ伝送装置。