JPS6238374A - 電子回路の評価システム - Google Patents
電子回路の評価システムInfo
- Publication number
- JPS6238374A JPS6238374A JP60177722A JP17772285A JPS6238374A JP S6238374 A JPS6238374 A JP S6238374A JP 60177722 A JP60177722 A JP 60177722A JP 17772285 A JP17772285 A JP 17772285A JP S6238374 A JPS6238374 A JP S6238374A
- Authority
- JP
- Japan
- Prior art keywords
- electronic circuit
- voltage
- power supply
- evaluation system
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用性¥f]
本発明は電子回路の評価システム番こ関し、特番こ電子
回路の電源電圧変動に応じる能力を評価する電子回路の
評価システムに関する。
回路の電源電圧変動に応じる能力を評価する電子回路の
評価システムに関する。
し開示の概要]
本明細書及び図面は、特に電子回路の電源電圧変動に応
じる能力を評価する電子回路の評価システムにおいて、
所定の電圧変動、(ターンに従って変動する直流電圧を
出力する直流電源と、該直流電源に負荷される電子回路
の応答信号を入力する信号入力手段と、該信号入力手段
の入力する応答信号に基づき電子回路の評価を行う情報
処理手段を備えることにより、簡単な構成で電源変動(
こ少達する回路特性が評価できる電子回路の評価システ
ムの技術を開示するものである。
じる能力を評価する電子回路の評価システムにおいて、
所定の電圧変動、(ターンに従って変動する直流電圧を
出力する直流電源と、該直流電源に負荷される電子回路
の応答信号を入力する信号入力手段と、該信号入力手段
の入力する応答信号に基づき電子回路の評価を行う情報
処理手段を備えることにより、簡単な構成で電源変動(
こ少達する回路特性が評価できる電子回路の評価システ
ムの技術を開示するものである。
[従来の技術]
一般に、電子回路の特性評価は複雑であるから充分なま
でにデータをとることは不可能な場合が多く、また経済
的でもない。特に電圧変動に対する電子回路の応答特性
は、数段階に電圧を変化させた状態で各動作出力を測定
する程度(デジタル回路では誤動作の有無を調べる程度
)であり、従来1例えば急激な電圧変動、連続的な電圧
変動等に対する応答特性までは測定されていなかった。
でにデータをとることは不可能な場合が多く、また経済
的でもない。特に電圧変動に対する電子回路の応答特性
は、数段階に電圧を変化させた状態で各動作出力を測定
する程度(デジタル回路では誤動作の有無を調べる程度
)であり、従来1例えば急激な電圧変動、連続的な電圧
変動等に対する応答特性までは測定されていなかった。
[発明が解決しようとする問題点]
本発明の課題は、かかる急激な電圧変動、連続的電圧変
動等に対する電子回路のダイナミック応答特性を低コス
トかつ自動的に評価する電子回路の評価システムを提供
することにある。
動等に対する電子回路のダイナミック応答特性を低コス
トかつ自動的に評価する電子回路の評価システムを提供
することにある。
C問題点を解決するための手段]
この問題を解決する一手段として、例えば第1図に示す
実施例の電子回路の評価システムは、キーボード12を
介してプログラムされる電圧変動パターンの電圧制御信
号DVc−Vac 、VbC又はCPU3内に予めプロ
グラムされている電圧変動パターンの電圧制御信号DV
c−Vac 。
実施例の電子回路の評価システムは、キーボード12を
介してプログラムされる電圧変動パターンの電圧制御信
号DVc−Vac 、VbC又はCPU3内に予めプロ
グラムされている電圧変動パターンの電圧制御信号DV
c−Vac 。
Vbcに従って変動する直流電圧Va、Vbを出力する
DC電源2と、該DC電源2に負荷される電子回路1の
デジタル応答信号DR又はアナログ応答信号AR−DA
Rを入力する信号入力手段(Ilo)8と、該信号入力
手段8の入力する応答信号に基づいて電子回路1の評価
を行う情報処理手段(CPU)3を備える。
DC電源2と、該DC電源2に負荷される電子回路1の
デジタル応答信号DR又はアナログ応答信号AR−DA
Rを入力する信号入力手段(Ilo)8と、該信号入力
手段8の入力する応答信号に基づいて電子回路1の評価
を行う情報処理手段(CPU)3を備える。
[作用]
かかる第1図の構成において、CPU3は電圧制御信号
Vac、Vbcをステップ状に又はパルス状に変化させ
てDC電源2の直流電圧Va、Vbをステップ状に又は
パルス状に変化させる。また、同時にCPU3はこの電
圧制御信号Vac。
Vac、Vbcをステップ状に又はパルス状に変化させ
てDC電源2の直流電圧Va、Vbをステップ状に又は
パルス状に変化させる。また、同時にCPU3はこの電
圧制御信号Vac。
Vbcの変化と所定の時間(位相)関係にある電子回路
1のデジタル応答信号DH又はアナログ応答信号AR−
DARを信号入力手段8を介して入力する。こうして入
力した応答信号より、例えばデジタル応答信号DRから
はデジタル回路の電源変動に対する誤動作の有無をダイ
ナミックに調べることができ、またアナログ応答信号A
R−DARからは電子回路1の電源変動に対するアナロ
グ誤動作量が評価できる。
1のデジタル応答信号DH又はアナログ応答信号AR−
DARを信号入力手段8を介して入力する。こうして入
力した応答信号より、例えばデジタル応答信号DRから
はデジタル回路の電源変動に対する誤動作の有無をダイ
ナミックに調べることができ、またアナログ応答信号A
R−DARからは電子回路1の電源変動に対するアナロ
グ誤動作量が評価できる。
[実施例]
以下、添付図面に従って本発明の実施例を詳細に説明す
る。
る。
第1図は実施例の電子回路の評価システムのブロック構
成図である。図において、1は評価に供される電子回路
であって、デジタル電子回路又はアナログ電子回路を含
む一般の電子回路である。
成図である。図において、1は評価に供される電子回路
であって、デジタル電子回路又はアナログ電子回路を含
む一般の電子回路である。
2は外部からの電圧制御信号Vac 、Vbcに従って
直流出力電圧V、a 、 V bを変化させるDC電源
、3は本システムの制御及び供試電子回路lの評価を行
うセントラルブロセッシングユニット(CPU)、4は
第3図の実施例の制御プログラムを格納したROM、5
はプログラム制御に必要な情報を一時的に蓄えるRAM
、6はCPU3からのデジタル電圧制御信号DVcをア
ナログ制御信号V a c 、 V b c ニ変換す
るD/A変換器、7は電子回路lのアナログ動作電圧A
Rをサンプリングしてデジタル信号に変換するA/D変
換器、8は、必要なら電子回路lの動作を付勢す−るた
めライン103を介して電子回路1に疑似制御信号CT
を送ると共に、ライン100を介して電子回路1からの
デジタル動作信号DR1若しくはアナログ動作信号DA
Rを受は取る入出力インタフェース(Ilo)である。
直流出力電圧V、a 、 V bを変化させるDC電源
、3は本システムの制御及び供試電子回路lの評価を行
うセントラルブロセッシングユニット(CPU)、4は
第3図の実施例の制御プログラムを格納したROM、5
はプログラム制御に必要な情報を一時的に蓄えるRAM
、6はCPU3からのデジタル電圧制御信号DVcをア
ナログ制御信号V a c 、 V b c ニ変換す
るD/A変換器、7は電子回路lのアナログ動作電圧A
Rをサンプリングしてデジタル信号に変換するA/D変
換器、8は、必要なら電子回路lの動作を付勢す−るた
めライン103を介して電子回路1に疑似制御信号CT
を送ると共に、ライン100を介して電子回路1からの
デジタル動作信号DR1若しくはアナログ動作信号DA
Rを受は取る入出力インタフェース(Ilo)である。
更に、9は測定データを記憶するディスク装置、10は
評価結果をプリントするプリンタ、11はCPU3の入
出力バス、12はキーボード、102は、必要なら電子
回路1を実際の動作状態で評価するため、該電子回路1
を本来組込まれるはずの装置に接続するパスラインであ
る。
評価結果をプリントするプリンタ、11はCPU3の入
出力バス、12はキーボード、102は、必要なら電子
回路1を実際の動作状態で評価するため、該電子回路1
を本来組込まれるはずの装置に接続するパスラインであ
る。
第2図(a)及び(b)は電子回路1に加える実施例の
電圧変動パターンを示すタイミングチャートである。同
図(a)は電源電圧を段階的に変動させて電子回路1の
動作特性を測定する場合を示している。各段階の時間(
tz”tz、t2〜t3.・・・)を長くとれば、従来
より手作業で行なっていた電源変動試験が容易に自動化
される。
電圧変動パターンを示すタイミングチャートである。同
図(a)は電源電圧を段階的に変動させて電子回路1の
動作特性を測定する場合を示している。各段階の時間(
tz”tz、t2〜t3.・・・)を長くとれば、従来
より手作業で行なっていた電源変動試験が容易に自動化
される。
更に各段階の電圧変動幅ΔVと時間(t1〜t2、t2
〜t3.・・・)を変化させているいろなパターンの電
源変動を容易に与えられる。例えば、電圧変動幅ΔVを
小さくし、かつ−周期がTになるように時間(tn”t
z、t2〜t3)を細分割してなめらかな正弦波状の変
動を与えることも可能である。また、電圧変動幅ΔVを
大きくして、該変動より所定時間τの経過後のデジタル
動作信号DR若しくはアナログ動作信号DARを受は取
ることができる。そして、この時間τを順々に変化させ
ることより変動の発生と誤動作発生時間との間の相関関
係を調べることもできる。同図(b)は定格電源電圧V
aにインパルス状の変動が重畳されたときのパターンを
示している。即ち、第1の区間T1は電源電圧がOvの
状態を示し、第2の区間T2は定格電圧Vaが加えられ
た状態を示している。第3の区間T3はインパルス状変
動+Δv1の印加区間であり、第4の区間T4は定格電
圧Vaに復帰する過程、及び第5の区間T5はOvに復
帰する過程を示している。
〜t3.・・・)を変化させているいろなパターンの電
源変動を容易に与えられる。例えば、電圧変動幅ΔVを
小さくし、かつ−周期がTになるように時間(tn”t
z、t2〜t3)を細分割してなめらかな正弦波状の変
動を与えることも可能である。また、電圧変動幅ΔVを
大きくして、該変動より所定時間τの経過後のデジタル
動作信号DR若しくはアナログ動作信号DARを受は取
ることができる。そして、この時間τを順々に変化させ
ることより変動の発生と誤動作発生時間との間の相関関
係を調べることもできる。同図(b)は定格電源電圧V
aにインパルス状の変動が重畳されたときのパターンを
示している。即ち、第1の区間T1は電源電圧がOvの
状態を示し、第2の区間T2は定格電圧Vaが加えられ
た状態を示している。第3の区間T3はインパルス状変
動+Δv1の印加区間であり、第4の区間T4は定格電
圧Vaに復帰する過程、及び第5の区間T5はOvに復
帰する過程を示している。
CPU3は各区間でプログラムされたタイミングτnに
従って電子回路1からのデジタル動作信号DR若しくは
アナログ動作信号DARをサンプリング入力する。また
、さらに以上の動作をインパルス状変動のピーク値+Δ
Vnを変化させて行なう、このようにして、インパルス
状の変動を正方向及び負方向に加えることにより、電子
回路1の電圧変動に対するダイナミックマージンを測定
テきる。
従って電子回路1からのデジタル動作信号DR若しくは
アナログ動作信号DARをサンプリング入力する。また
、さらに以上の動作をインパルス状変動のピーク値+Δ
Vnを変化させて行なう、このようにして、インパルス
状の変動を正方向及び負方向に加えることにより、電子
回路1の電圧変動に対するダイナミックマージンを測定
テきる。
第3図は実施例の測定手順を示すフローチャートである
。ステップSlではどのような変動パターンの電源電圧
を加えるかキーボード12から設定する。実験段階では
、電子回路1に対する効果的な印加パターンを確率する
目的で第2図(a)、(b)に示すような個々の印加パ
ターンを組み合せる試みなされる。また、工場では電子
回路lについて確立した所定の印加パターンプログラム
の選択が行なわれる。ステップS2では加える変動パタ
ーンに対応して測定タイミングτを設定する。ステップ
S3ではその他の測定条件を設定する0例えば、供試電
子回路lがCPU3からの疑似制御信号CTを必要とす
るのか否かの設定である。もし電子回路1がパスライン
102′を介して本体装置と接続している場合は、疑似
制御信号CTの必要はない。ステップS4では前記設定
条件の下で電子回路1の負荷試験を行なう。ステップS
5では測定終了か否かの判別をする。終了ならステップ
S6に進み測定結果データに基づいて電子回路の評価を
する。このようにして、本実施例装置を使用することに
より、開発室では供試電子回路1のウィークポイントが
追求され、改善される。また工場で供試電子回路1が所
定マージンを越えないと評価された場合は製造ラインか
らはじかれる。
。ステップSlではどのような変動パターンの電源電圧
を加えるかキーボード12から設定する。実験段階では
、電子回路1に対する効果的な印加パターンを確率する
目的で第2図(a)、(b)に示すような個々の印加パ
ターンを組み合せる試みなされる。また、工場では電子
回路lについて確立した所定の印加パターンプログラム
の選択が行なわれる。ステップS2では加える変動パタ
ーンに対応して測定タイミングτを設定する。ステップ
S3ではその他の測定条件を設定する0例えば、供試電
子回路lがCPU3からの疑似制御信号CTを必要とす
るのか否かの設定である。もし電子回路1がパスライン
102′を介して本体装置と接続している場合は、疑似
制御信号CTの必要はない。ステップS4では前記設定
条件の下で電子回路1の負荷試験を行なう。ステップS
5では測定終了か否かの判別をする。終了ならステップ
S6に進み測定結果データに基づいて電子回路の評価を
する。このようにして、本実施例装置を使用することに
より、開発室では供試電子回路1のウィークポイントが
追求され、改善される。また工場で供試電子回路1が所
定マージンを越えないと評価された場合は製造ラインか
らはじかれる。
[発明の効果]
以上述べた如く本発明によれば、簡単な構成で電源変動
に対する電子回路特性の自動測定が可能になると同時に
、従来では困難であったような電源変動パターンに対す
る回路の応答特性を容易に測定し、評価できる。
に対する電子回路特性の自動測定が可能になると同時に
、従来では困難であったような電源変動パターンに対す
る回路の応答特性を容易に測定し、評価できる。
第1図は実施例の電子回路の評価システムのブロック構
成図、 第2図C&)及び(b)は電子回路lに加える実施例の
電圧変動パターンを示すタイミングチャート、 第3図は実施例の測定手順を示すフローチャートである
。 図中、1・・・電子回路、2・・・DC電源、3・・・
セントラルプロセツシングユニツ) (CPU)、4・
・・ROM、5・・・RAM、6・・・D/A変換器、
7・・・A/D変換器、8・・・入出力インタフェース
(Ilo)、9・・・ディスク装置、10・・・プリン
タ、11・・・入出力ハス、12・・・キーボード、1
02・・・パスラインである。 特許出願人 キャノン株式会社 第2図 (b) 第3図
成図、 第2図C&)及び(b)は電子回路lに加える実施例の
電圧変動パターンを示すタイミングチャート、 第3図は実施例の測定手順を示すフローチャートである
。 図中、1・・・電子回路、2・・・DC電源、3・・・
セントラルプロセツシングユニツ) (CPU)、4・
・・ROM、5・・・RAM、6・・・D/A変換器、
7・・・A/D変換器、8・・・入出力インタフェース
(Ilo)、9・・・ディスク装置、10・・・プリン
タ、11・・・入出力ハス、12・・・キーボード、1
02・・・パスラインである。 特許出願人 キャノン株式会社 第2図 (b) 第3図
Claims (1)
- 所定の電圧変動パターンに従って変動する直流電圧を出
力する直流電源と、該直流電源に負荷される電子回路の
応答信号を入力する信号入力手段と、該信号入力手段の
入力する応答信号に基づいて電子回路の評価を行う情報
処理手段を備えることを特徴とする電子回路の評価シス
テム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177722A JPS6238374A (ja) | 1985-08-14 | 1985-08-14 | 電子回路の評価システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177722A JPS6238374A (ja) | 1985-08-14 | 1985-08-14 | 電子回路の評価システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6238374A true JPS6238374A (ja) | 1987-02-19 |
Family
ID=16035966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177722A Pending JPS6238374A (ja) | 1985-08-14 | 1985-08-14 | 電子回路の評価システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6238374A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459170A (en) * | 1987-08-31 | 1989-03-06 | Nec Corp | Testing machine of semiconductor integrated circuit device |
| JPH02126359U (ja) * | 1989-03-28 | 1990-10-18 | ||
| JPH0395549U (ja) * | 1990-01-23 | 1991-09-30 | ||
| JP2007232620A (ja) * | 2006-03-02 | 2007-09-13 | Nec Corp | 半導体評価方法、被験体実装用基板、および半導体評価装置 |
| JP2021117156A (ja) * | 2020-01-28 | 2021-08-10 | Necプラットフォームズ株式会社 | 試験システム、試験方法、及びプログラム |
-
1985
- 1985-08-14 JP JP60177722A patent/JPS6238374A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459170A (en) * | 1987-08-31 | 1989-03-06 | Nec Corp | Testing machine of semiconductor integrated circuit device |
| JPH02126359U (ja) * | 1989-03-28 | 1990-10-18 | ||
| JPH0395549U (ja) * | 1990-01-23 | 1991-09-30 | ||
| JP2007232620A (ja) * | 2006-03-02 | 2007-09-13 | Nec Corp | 半導体評価方法、被験体実装用基板、および半導体評価装置 |
| JP2021117156A (ja) * | 2020-01-28 | 2021-08-10 | Necプラットフォームズ株式会社 | 試験システム、試験方法、及びプログラム |
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