JPS5897200A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5897200A JPS5897200A JP56196482A JP19648281A JPS5897200A JP S5897200 A JPS5897200 A JP S5897200A JP 56196482 A JP56196482 A JP 56196482A JP 19648281 A JP19648281 A JP 19648281A JP S5897200 A JPS5897200 A JP S5897200A
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- JP
- Japan
- Prior art keywords
- memory
- circuit
- data
- program
- conversion
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
木兄明社、情報処理装置、特に装置もしくはチップ内部
にメモリとしてＲＯＭもしくはＲＡＭ等を有する情報処
理装置に関する。
にメモリとしてＲＯＭもしくはＲＡＭ等を有する情報処
理装置に関する。
従来、内部に有するメモリに書き込まれ九プログラムを
実行する情報処理装置に於て、−ＭｔＫそのメモリの内
容は内部でのみ用いられるものである。しかし、その内
容を確認するために、テスト回路と称し、外部への読み
出し回路を設け、プログラムの内容をそのまま外部へ出
力し、内容の確認を行なっていた。しかしながら、外部
へメモリの内容そのままを出力するということは、メモ
リの内容確認後、装置として出荷された後は、第３者が
上記読み出し回路を利用して、メモリに書き込まれてい
るプログラムの内容を自由に知ることを容認しているこ
とになる。とりわけ、汎用な情報処理装−・に於ては、
命令及び命令フードが公開されているため、メモリの内
容が外部に耽み出されてしまえばプログラムデータその
もののみならず、プログラム上のノウハウ勢の機密まで
漏れてしまうという重大な欠点を有していた。
実行する情報処理装置に於て、−ＭｔＫそのメモリの内
容は内部でのみ用いられるものである。しかし、その内
容を確認するために、テスト回路と称し、外部への読み
出し回路を設け、プログラムの内容をそのまま外部へ出
力し、内容の確認を行なっていた。しかしながら、外部
へメモリの内容そのままを出力するということは、メモ
リの内容確認後、装置として出荷された後は、第３者が
上記読み出し回路を利用して、メモリに書き込まれてい
るプログラムの内容を自由に知ることを容認しているこ
とになる。とりわけ、汎用な情報処理装−・に於ては、
命令及び命令フードが公開されているため、メモリの内
容が外部に耽み出されてしまえばプログラムデータその
もののみならず、プログラム上のノウハウ勢の機密まで
漏れてしまうという重大な欠点を有していた。
一方、このテスト機能がなければプログラムの機密娘完
全に保たれるのであるが、装置もしくはチップからこの
機能を取シ除くことは、メモリに書かれたデータを確認
することが出来ず、装置の信頼性を低下させ、不良率を
為めることとなる。
全に保たれるのであるが、装置もしくはチップからこの
機能を取シ除くことは、メモリに書かれたデータを確認
することが出来ず、装置の信頼性を低下させ、不良率を
為めることとなる。
また装置そのものが半導体集積回路（１個のチップ）で
あっ九場合は、素子の欠陥が発見でもず大きな不＃７１
Ｓ合が生じる。
あっ九場合は、素子の欠陥が発見でもず大きな不＃７１
Ｓ合が生じる。
本発明の目的Ｌ１メモリに蕾かれたプログラムの内容を
外部へ出力するテスト機能を損なうことなく、第３者に
対してプログラム内容の機密を漏洩することのない情報
処理装置を提供することである。
外部へ出力するテスト機能を損なうことなく、第３者に
対してプログラム内容の機密を漏洩することのない情報
処理装置を提供することである。
すなわち、本発明によればメモリと読み出し回路との間
にデータ変換回路を設けることによシ、変換されたメモ
リ内容を外部へ出力するようにしたものである。
にデータ変換回路を設けることによシ、変換されたメモ
リ内容を外部へ出力するようにしたものである。
以下、図面を参照して本発明の情報処理装置の一実施例
をメモリ部としてＲＯＪ−使用し、これとデータ変換回
路とを共に内蔵した１チツプマイクロコンピユータに適
用して詳細に貌明する。
をメモリ部としてＲＯＪ−使用し、これとデータ変換回
路とを共に内蔵した１チツプマイクロコンピユータに適
用して詳細に貌明する。
第１図線本実施例の１チツプマイクロコンピユータのブ
ロック図を示すもので、１チツプ内にデータの演算地理
及び制御を行なう中央処１１懺置１と、プログラムメモ
リとしてのＲＯＭ２と、データメモリとしてのＲＡＭ３
と、陶辺装置（キーボード、プリンター、外部プロセッ
サ等）とのデータ転送を行なう入出力装置４とを有し、
これらが相互にバス５でｗｋ続される。さらに、テスト
回路部として働ら（ＲＯＭ２の読み出し回路６は変換回
路７を介して、バス５に接続されている。第２図は第１
図のＲＯＭ２、読み出し回路６、変換回路７およびバス
５の部分の詳細な回路例を示したものである。
ロック図を示すもので、１チツプ内にデータの演算地理
及び制御を行なう中央処１１懺置１と、プログラムメモ
リとしてのＲＯＭ２と、データメモリとしてのＲＡＭ３
と、陶辺装置（キーボード、プリンター、外部プロセッ
サ等）とのデータ転送を行なう入出力装置４とを有し、
これらが相互にバス５でｗｋ続される。さらに、テスト
回路部として働ら（ＲＯＭ２の読み出し回路６は変換回
路７を介して、バス５に接続されている。第２図は第１
図のＲＯＭ２、読み出し回路６、変換回路７およびバス
５の部分の詳細な回路例を示したものである。
第２図よｊ９ＲＯＭ２にはユーザの要求に応じたプログ
ラムデータが格納されるようにメモリセルトランジスタ
（Ｔｒ）が形成され、四゛しく、変換回路７にもメモリ
内容に対して同相出力を行なうか逆相出力を行なうかを
法定するデータ変換用トランジスタ（Ｔｒ’）回路群が
形成される。このＲＯＭ２にニーサブログラム（例えば
第１表に示す命令コード）を設定しようとすれはＲＯＭ
２ｉ＄２図のようなメモリセルトランジスタ（Ｔｒ）の
配列とな第１表 読み出される命令コードはアドレス（人。〜Ａｓ）によ
って指定され、内部読み出し信号（Ｉ ＲＤ ）カハイ
レペル“ｌｌｌトナルト、ハス５（ＩＤ、〜ＩＤ、）に
出力され、中央処理装置１勢内部の各所で使用される。
ラムデータが格納されるようにメモリセルトランジスタ
（Ｔｒ）が形成され、四゛しく、変換回路７にもメモリ
内容に対して同相出力を行なうか逆相出力を行なうかを
法定するデータ変換用トランジスタ（Ｔｒ’）回路群が
形成される。このＲＯＭ２にニーサブログラム（例えば
第１表に示す命令コード）を設定しようとすれはＲＯＭ
２ｉ＄２図のようなメモリセルトランジスタ（Ｔｒ）の
配列とな第１表 読み出される命令コードはアドレス（人。〜Ａｓ）によ
って指定され、内部読み出し信号（Ｉ ＲＤ ）カハイ
レペル“ｌｌｌトナルト、ハス５（ＩＤ、〜ＩＤ、）に
出力され、中央処理装置１勢内部の各所で使用される。
一方、変換回路７に於ても、ＲＯＭのデータを外部へ同
相に出力するか、逆相に出力するかによって（例えに第
２ｐ、）、第２図のようなメ第２表 さて、この構成で、外部読み出し信号（ＥＲＤ）がハイ
レベル“ｌ”となシ、いまアドレス編が選択されている
とすると、バス５の状態はそれぞれ、ＩＤ０− ”０”
、 ＩＤ１−”０” 、 ＩＤＲ−”０”、 ＩＤ、
−“１”となる。さらに、このデータは変換回路７に入
力され、読み出しデータはそれぞれ、′ＥＤ０−“θ″
。
相に出力するか、逆相に出力するかによって（例えに第
２ｐ、）、第２図のようなメ第２表 さて、この構成で、外部読み出し信号（ＥＲＤ）がハイ
レベル“ｌ”となシ、いまアドレス編が選択されている
とすると、バス５の状態はそれぞれ、ＩＤ０− ”０”
、 ＩＤ１−”０” 、 ＩＤＲ−”０”、 ＩＤ、
−“１”となる。さらに、このデータは変換回路７に入
力され、読み出しデータはそれぞれ、′ＥＤ０−“θ″
。
ＨＤ、−ｌ”、ＢＤ、−“０”、 ＥｉＤ、−“０”と
なる。同、アドレスＡ、、 Ａ、Ａ、が選択された場合
も同様にして、＃Ｉ ３ 嵌 この読み出しデータを確認することによｐ１ＲＯＭ２の
セルトランジスタ（Ｔｒ）が正しく配列されている否か
、配列されているべきトランジスタが正しく動作してい
るか否かというプログラムの良否を確認することが可能
であシ、セルトランジスタ（Ｔｒ ）の欠陥によるプロ
グラムの不良を検出できる。一方、外部で確認される読
み出しデータ（ＥＤ、〜ＥＤ、）はその１１意味のある
命令コードではないため、データ変換回路の機構を知ら
ない第３者に対してはユーザプログラムの機密を像層で
きる。
なる。同、アドレスＡ、、 Ａ、Ａ、が選択された場合
も同様にして、＃Ｉ ３ 嵌 この読み出しデータを確認することによｐ１ＲＯＭ２の
セルトランジスタ（Ｔｒ）が正しく配列されている否か
、配列されているべきトランジスタが正しく動作してい
るか否かというプログラムの良否を確認することが可能
であシ、セルトランジスタ（Ｔｒ ）の欠陥によるプロ
グラムの不良を検出できる。一方、外部で確認される読
み出しデータ（ＥＤ、〜ＥＤ、）はその１１意味のある
命令コードではないため、データ変換回路の機構を知ら
ない第３者に対してはユーザプログラムの機密を像層で
きる。
以上、詳述したように内部で用いられるデータに対し、
データを変換して外部へ出力することによ）、ｗｋｓ者
が容易にプログラムの内容を知ることができず、その上
でプログラムデータの確認が可能となる。さらに、変換
回路を単なる同相、逆相を選択するインバート回路から
、複数のデータの論理和勢をとったｐｌまた、複数のデ
ータラインを外部出力回路に対して入れ換えることによ
り、さらに巧妙な保護回路を形成できる。また、変換回
路として、ＲＯＭを用い、プログラムデータをそのアド
レス入力とすることによシ、全＜ｗ＆３者がプログラム
そのものを類推できないようにすることもできる。しか
も、プログラムに応じて、セルトランジスタ（、Ｔｒ）
を形成するのと同じ方法および工１ｉ！Ｙ変換回路のセ
ルトランジスタ（Ｔｒ’）を形成できるので、共通回路
を変更することなく変換（９）路を構成できる。
データを変換して外部へ出力することによ）、ｗｋｓ者
が容易にプログラムの内容を知ることができず、その上
でプログラムデータの確認が可能となる。さらに、変換
回路を単なる同相、逆相を選択するインバート回路から
、複数のデータの論理和勢をとったｐｌまた、複数のデ
ータラインを外部出力回路に対して入れ換えることによ
り、さらに巧妙な保護回路を形成できる。また、変換回
路として、ＲＯＭを用い、プログラムデータをそのアド
レス入力とすることによシ、全＜ｗ＆３者がプログラム
そのものを類推できないようにすることもできる。しか
も、プログラムに応じて、セルトランジスタ（、Ｔｒ）
を形成するのと同じ方法および工１ｉ！Ｙ変換回路のセ
ルトランジスタ（Ｔｒ’）を形成できるので、共通回路
を変更することなく変換（９）路を構成できる。
Ｉ！１図拡本発明の一実施例を１チップマイクロコンビ
為−夕に適用した時のブロック図、第２図はその費部回
路図である。 １・・・・・・中央処理装置、２・・・・・・ンｐグラ
ムメモリ用ＲＯＭ、 ３・・曲データメモリ用ＲＡＭ、
４・・曲人出力装蝋、５・・・・・・内部共通バス、
６・・・・・・外部への試み出し囲路、７・・・・・・
変換−路、Ａ０〜人。・・・・・・ＲＯＭアドレス、Ｒ
Ｄ、〜ＲＤ、・・曲ＲＯＭデータ、Ｔｒ・・−・・ＲＯ
Ｍセルトランジスタ、ＩＤ、〜ＩＤ、・・曲内部共通ハ
ｘ 、ｌｒ ｒｌ・・・・・・変換（ロ）路用セルトラ
ンジスタ、ＥＤ０〜ＥＤ、・・・・・・外部読み出し出
力、ＩＲＤ・四伺部耽み出し信号、ｉＲＤ・曲・外部読
み出し信号。 第 １ 図
為−夕に適用した時のブロック図、第２図はその費部回
路図である。 １・・・・・・中央処理装置、２・・・・・・ンｐグラ
ムメモリ用ＲＯＭ、 ３・・曲データメモリ用ＲＡＭ、
４・・曲人出力装蝋、５・・・・・・内部共通バス、
６・・・・・・外部への試み出し囲路、７・・・・・・
変換−路、Ａ０〜人。・・・・・・ＲＯＭアドレス、Ｒ
Ｄ、〜ＲＤ、・・曲ＲＯＭデータ、Ｔｒ・・−・・ＲＯ
Ｍセルトランジスタ、ＩＤ、〜ＩＤ、・・曲内部共通ハ
ｘ 、ｌｒ ｒｌ・・・・・・変換（ロ）路用セルトラ
ンジスタ、ＥＤ０〜ＥＤ、・・・・・・外部読み出し出
力、ＩＲＤ・四伺部耽み出し信号、ｉＲＤ・曲・外部読
み出し信号。 第 １ 図
Claims (1)
- メモリと、咳メモリの内容を読み出す回路とを有する情
報処理装置に於て、前記メモリと読み出し回路との間に
、メモリから読み出された内容を変換する変換回路を設
けたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196482A JPS5897200A (ja) | 1981-12-07 | 1981-12-07 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196482A JPS5897200A (ja) | 1981-12-07 | 1981-12-07 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897200A true JPS5897200A (ja) | 1983-06-09 |
Family
ID=16358516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56196482A Pending JPS5897200A (ja) | 1981-12-07 | 1981-12-07 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083157A (ja) * | 1983-10-14 | 1985-05-11 | Toshiba Corp | ワンチツプマイクロコンピユ−タ |
| JPS6083158A (ja) * | 1983-10-14 | 1985-05-11 | Toshiba Corp | ワンチツプマイクロコンピユ−タ |
-
1981
- 1981-12-07 JP JP56196482A patent/JPS5897200A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6083157A (ja) * | 1983-10-14 | 1985-05-11 | Toshiba Corp | ワンチツプマイクロコンピユ−タ |
| JPS6083158A (ja) * | 1983-10-14 | 1985-05-11 | Toshiba Corp | ワンチツプマイクロコンピユ−タ |
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