JPS6238902B2 - - Google Patents
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- JPS6238902B2 JPS6238902B2 JP53096390A JP9639078A JPS6238902B2 JP S6238902 B2 JPS6238902 B2 JP S6238902B2 JP 53096390 A JP53096390 A JP 53096390A JP 9639078 A JP9639078 A JP 9639078A JP S6238902 B2 JPS6238902 B2 JP S6238902B2
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Description
本発明は画像を高密度に再生するためのデイジ
タル画像処理回路に関する。 従来、画像を高密度に再生するには、実験機或
いは研究用の汎用シミユレーシヨンシステムによ
りソフトウエア（プログラム）を用いて行なわれ
ている。 しかしながら、かかる従来装置は、プログラム
により処理するため時間がかかる。また、ミニコ
ン又はそれと同程度のマイクロコンピユータを使
用しているためコストがかかるとともに、オペレ
ータがコンピユータの専門家でなければならない
という問題点があつた。 本発明は、かかる従来の問題点を解決すべくな
されたもので、簡単且つ安価な構成で、画質を向
上させることができ、専門知識がなくとも容易に
使用できるデイジタル画像処理回路を提供するこ
とを目的とする。 この目的を達成するために、本発明は、画像を
線走査して画素として出力するスキヤナ部と、こ
のスキヤナ部から得られる画像データを記憶する
シフトレジスタと、このシフトレジスタの複数の
所定ビツト出力を比較判断する比較器と、この比
較器の出力と上記シフトレジスタの出力をアドレ
スデータとして受けて出力画素データを出力する
リード・オンリー・メモリと、このリード・オン
リー・メモリの出力データを所定のタイミングで
出力する出力バツフア回路と、この出力バツフア
回路の出力に応じて画像を出力するプロツター部
とを具備し、画像を高密度に再生するものであ
る。 以下、添付図面を参照して本発明の実施例を説
明する。 まず、本発明の実施例の適用対象である高密度
画像再生方法のインターポレーシヨンアルゴリズ
ムを説明する。 第１図は入力画素の列を示すものであり、この
図中、X1〜X3は副走査方向に線スキヤンされた
時の画素の１〜３列目を示し、各列には副走査方
向にｎ個（本実施例ではｎ＝1680：図には３個の
み示す）の画素が並んでいる。現在、列X3まで
の線スキヤンが行われ、その結果が記憶されてい
るものとする。このとき画素Ｓqが処理対象であ
り第２図に示すように入力画素Ｓqに対して４つ
の画素O1，O2，O3，O4を出力するものとする。
入力画素は１画素、５階調（３ビツト）で表わさ
れているとし、出力画素は１画素、２階調（１ビ
ツト）で表わされるものとする。入力画素と出力
画素の対応関係は表１のように設定する。
タル画像処理回路に関する。 従来、画像を高密度に再生するには、実験機或
いは研究用の汎用シミユレーシヨンシステムによ
りソフトウエア（プログラム）を用いて行なわれ
ている。 しかしながら、かかる従来装置は、プログラム
により処理するため時間がかかる。また、ミニコ
ン又はそれと同程度のマイクロコンピユータを使
用しているためコストがかかるとともに、オペレ
ータがコンピユータの専門家でなければならない
という問題点があつた。 本発明は、かかる従来の問題点を解決すべくな
されたもので、簡単且つ安価な構成で、画質を向
上させることができ、専門知識がなくとも容易に
使用できるデイジタル画像処理回路を提供するこ
とを目的とする。 この目的を達成するために、本発明は、画像を
線走査して画素として出力するスキヤナ部と、こ
のスキヤナ部から得られる画像データを記憶する
シフトレジスタと、このシフトレジスタの複数の
所定ビツト出力を比較判断する比較器と、この比
較器の出力と上記シフトレジスタの出力をアドレ
スデータとして受けて出力画素データを出力する
リード・オンリー・メモリと、このリード・オン
リー・メモリの出力データを所定のタイミングで
出力する出力バツフア回路と、この出力バツフア
回路の出力に応じて画像を出力するプロツター部
とを具備し、画像を高密度に再生するものであ
る。 以下、添付図面を参照して本発明の実施例を説
明する。 まず、本発明の実施例の適用対象である高密度
画像再生方法のインターポレーシヨンアルゴリズ
ムを説明する。 第１図は入力画素の列を示すものであり、この
図中、X1〜X3は副走査方向に線スキヤンされた
時の画素の１〜３列目を示し、各列には副走査方
向にｎ個（本実施例ではｎ＝1680：図には３個の
み示す）の画素が並んでいる。現在、列X3まで
の線スキヤンが行われ、その結果が記憶されてい
るものとする。このとき画素Ｓqが処理対象であ
り第２図に示すように入力画素Ｓqに対して４つ
の画素O1，O2，O3，O4を出力するものとする。
入力画素は１画素、５階調（３ビツト）で表わさ
れているとし、出力画素は１画素、２階調（１ビ
ツト）で表わされるものとする。入力画素と出力
画素の対応関係は表１のように設定する。
【表】
（表１中、入力画素は濃度レベル数が大きくなる
ほど黒くなるものとし、出力画素濃度０は白、１
は黒を示すものとする。）すなわち、入力画素Ｓq
の濃度を考慮するとともに、入力画素Ｓqの上下
に位置する入力画素S1，S3の濃度を比較し、また
入力画素Ｓqの左右に位置する入力画素S2，S4の
濃度を比較して、出力画素O1，O2，O3，O4の濃
度を決定するものであり、例えば、入力画素Ｓq
の濃度レベルが１で、入力画素S1の濃度がS3の濃
度より小さく、入力画素S2の濃度がS4の濃度より
大きいかこれに等しいときには、出力画素O1，
O2，O3，O4の濃度はそれぞれ０、０、１、０と
する。 第３図は本発明による画像処理回路の一実施例
を示す。ここではA4版の原稿の画像処理を行う
ものとする。この実施例において、入力ゲート
IGはスキヤナ系において画像を線走査して得ら
れたアナログデータをさらにＡ／Ｄ変換（５値３
ビツト化）したデータを１ライン分毎シリアルに
入力するものである。入力ゲートIGの出力端は
シフトレジスタSRAの入力端に接続されてい
る。シフトレジスタSRAは第４図に示すように
第１ラインの２ビツトと第２ラインの1680ビツト
と第３ラインの1679ビツトとがシリアルに結ば
れ、そのうち第１図の入力画素S1〜S4及びＳqに
対応する１、1680、3361、1682、1681番目のビツ
トがパラレルに出力できるように構成されてい
る。（なお、1680ビツトという値はA4版の原稿の
画像再生の場合１mmにつき８本走査するものとす
ると、その210倍のビツトを必要とするところか
らくる値である。）そして、入力データは３ビツ
トであるので第４図の構成のものが３つ重なつて
第５図に示すような３次元のメモリーシステムと
なつている。 第５図のように座標を定めた場合第４図はその
うちのxy平面を示している事になる。入力画素
Ｓq，S1〜S4を第５図の座標系で示すと表２のよ
うになる。
ほど黒くなるものとし、出力画素濃度０は白、１
は黒を示すものとする。）すなわち、入力画素Ｓq
の濃度を考慮するとともに、入力画素Ｓqの上下
に位置する入力画素S1，S3の濃度を比較し、また
入力画素Ｓqの左右に位置する入力画素S2，S4の
濃度を比較して、出力画素O1，O2，O3，O4の濃
度を決定するものであり、例えば、入力画素Ｓq
の濃度レベルが１で、入力画素S1の濃度がS3の濃
度より小さく、入力画素S2の濃度がS4の濃度より
大きいかこれに等しいときには、出力画素O1，
O2，O3，O4の濃度はそれぞれ０、０、１、０と
する。 第３図は本発明による画像処理回路の一実施例
を示す。ここではA4版の原稿の画像処理を行う
ものとする。この実施例において、入力ゲート
IGはスキヤナ系において画像を線走査して得ら
れたアナログデータをさらにＡ／Ｄ変換（５値３
ビツト化）したデータを１ライン分毎シリアルに
入力するものである。入力ゲートIGの出力端は
シフトレジスタSRAの入力端に接続されてい
る。シフトレジスタSRAは第４図に示すように
第１ラインの２ビツトと第２ラインの1680ビツト
と第３ラインの1679ビツトとがシリアルに結ば
れ、そのうち第１図の入力画素S1〜S4及びＳqに
対応する１、1680、3361、1682、1681番目のビツ
トがパラレルに出力できるように構成されてい
る。（なお、1680ビツトという値はA4版の原稿の
画像再生の場合１mmにつき８本走査するものとす
ると、その210倍のビツトを必要とするところか
らくる値である。）そして、入力データは３ビツ
トであるので第４図の構成のものが３つ重なつて
第５図に示すような３次元のメモリーシステムと
なつている。 第５図のように座標を定めた場合第４図はその
うちのxy平面を示している事になる。入力画素
Ｓq，S1〜S4を第５図の座標系で示すと表２のよ
うになる。
【表】
シフトレジスタSRAは１つの平面で２＋1680
＋1679＝3361ビツトの容量があるので全体として
3361×３＝10083ビツトの容量がある。 シフトレジスタSRAからパラレルに出力され
る各々３ビツトの入力画素Ｓq，S1〜S4の濃度デ
ータのうち、Ｓqは直接アドレスポインタADPに
入力され、入力画素S1とS3の濃度データ、および
S2とS4の濃度データはこれらの値を比較のためそ
れぞれ比較器COMの第１比較部と第２比較部に
入力されるようになつている。比較器COMの第
１比較部の出力はS1≧S3のとき１となり、第２比
較部の出力はS2≧S4のとき１となる。比較器
COMの２つの出力端はアドレスポインタADPの
入力端に接続されており、アドレスポインタ
ADPには結局入力画素Ｓqの濃度データを示す３
ビツトの信号、入力画素S1とS3の濃度比較結果を
示す信号、および入力画素S2とS4の濃度比較結果
を示す信号が入力されることになる。 アドレスポインタADPは第６図に示すように
入力画素Ｓqの濃度レベルを示す信号と比較器
COMの出力信号を受ける５ビツトのラツチ６１
と、１ビツトのフリツプフロツプ６２とから構成
されている。アルゴリズムの性質上、出力データ
数は入力データ数の４倍（クロツク信号の速度と
して２倍）となるので、第６図における出力速度
を設定するクロツク信号CL２は第７図に示すよ
うに入力速度を設定するクロツク信号CL１の２
倍の速度を有している。フリツプフロツプ６２は
その時のアドレスの最低のビツトを作り出す働き
をする。即ち、入力画素Ｓqの濃度を示す３ビツ
トデータとS1≧S3となつているか否かを示す信
号、およびS2≧S4となつているか否かを示す信号
の５ビツトを、Ｓq（ビツト２〜ビツト０）、S1≧
S3、S2≧S4の様に並べリード・オンリー・メモリ
ROMのアドレスを指定するように構成されてお
り、更に２倍の速度を補う目的で下位に１ビツト
付加されている。結局、アドレスポインタADP
の出力は６ビツト構成となつている。 リード・オンリー・メモリROMは表１を実現
する変換表の役目をする。即ち、アドレスポイン
タADPの６ビツト出力をアドレスA0〜A5として
用い、遅延回路DTを介して与えられるクロツク
信号CL２を受けてフリツプフロツプ６２を作動
させるタイミングより少し遅いタイミングで２ビ
ツトのデータD1D0を出力するものである。D0は
第２図における出力画素O1，O2に対応し、D1は
出力画素O3，O4にそれぞれ対応するものであ
る。出力データD1，D0は表１により指定された
ものであるが、リード・オンリー・メモリROM
の内容を第８図のように構成しておけばこれを実
現することができる。なお、リードオンリーメモ
リROMは、 50（オクタル）×２（ビツト）＝80（ビツト） の構成となつている。 リード・オンリー・メモリROMの出力D1はシ
フトレジスタSRBに入力されるようになつてお
り、シフトレジスタSRBはA4版の原稿を８本／
mmで走査する場合、 210×８×２＝3360 ビツトのシリアルイン、シリアルアウトのシフ
トレジスタに構成される。プリンタ系への出力は
入力１ライン分に対して２ライン分であり、第９
図に示すように１ライン分のデータがD0により
出力されてのち、次の１ライン分の入力がある前
にシフトレジスタSRBに貯えられていたデータ
D1が出力されるようにする必要がある。シフト
レジスタSRBはその為の出力バツフアレジスタで
ある。レジスタの出力D1およびリードオンリー
メモリROMの出力D0は出力ゲートOGを介してプ
ロツタ系に与えられるようになつている。 かかる構成の本発明の実施例において、入力画
素Ｓqの濃度レベルが１で、入力画素S1の濃度レ
ベルが入力画素S3の濃度レベルより高く、入力画
素S2の濃度レベルが入力画素S4の濃度レベルS4よ
り小さいとすると、シフトレジスタSRAのＳqを
示す出力ラインから“001”が出力され、比較器
COMの第１比較部の出力が“１”、第２比較部の
出力が“０”となり、アドレスポインタADPの
入力が“00110”となり、アドレスポインタADP
の出力A5，A4，A3，A2，A1，A0が“00110X”
となる。（ここでＸはフリツプフロツプ６２によ
り作られるビツトである。） クロツク信号CL１が入力されると、フリツプ
フロツプ６２はセツトされてその出力は“１”と
なり、アドレスポインタADPから出力される実
効アドレスは 001101 となる。次に、クロツク信号CL２が入力される
と、フリツプフロツプ６２はリセツトされてその
出力は０となり、アドレスポインタADPから出
力される実効アドレスは 001100 となる。 遅延回路DTにより所定時間遅延されたクロツ
ク信号CL２はリード・オンリー・メモリROMの
読み出しクロツク信号として作用するので、リー
ド・オンリー・メモリROMからはアドレス 001100 により指定されるデータ00が出力データD1D0と
して出力される。出力データD1（＝０）はシフ
トレジスタSRBを通つて、出力データD0（＝
０）はそのままそれぞれ出力ゲートOGを介して
プロツタ系に出力される。 クロツク信号CL２は、クロツク信号CL１の２
倍の速度を有するので、次のクロツク信号CL１
が入力される前にクロツク信号CL２が入力し、
フリツプフロツプ６２がセツトされリード・オン
リー・メモリROMはアドレス 001101 により指定されるデータ01が出力される。はじめ
に出力されたデータ00が出力画素O3，O1に相当
し、今回出力されたデータ01が出力画素O4，O2
に相当する。すなわち、表１に従つて出力画素を
得ることができたことになる。同様に種々の入力
画素濃度に対して表１に設定された出力画素を得
ることができる。 第１０図は、上記本発明による実施例を使用し
た画像処理システム構成を示す。この画像処理シ
ステムは、スキヤナ系、画像処理系、プロツタ
系、およびこれら３つの系を制御するコントロー
ル系からなつている。スキヤナ系は、マイクロコ
ンピユータによるシステム制御部３２の制御の下
に原稿を８本／mmの密度で線走査して画像信号を
出力する線スキヤナ３１と、このスキヤナ３１か
ら出力される信号をＡ／Ｄ変換して画素信号（上
記S1〜S4，Ｓqに相当）を出力するＡ／Ｄ変換器
からなつている。画像処理系は第３図に示した画
素処理回路から構成される。プロツタ系はシステ
ム制御部３２の制御の下に画素処理回路３４から
出力されるデータD1，D0を受けて16本／mmの密
度で出力画素をプロツトするプロツタ３５からな
つている。かかる構成をとることにより、高密度
画像再生を行うことができ、画質を向上させるこ
とができる。 第１１図は上述の本発明の実施例をフアクシミ
リに使用したものである。第１１図において、送
信側では、スキヤナ４１により原稿画像を走査
し、これにより得られる画像信号をＡ／Ｄ変換器
４２がデイジタル信号にし、このデイジタル信号
は画像圧縮回路４３およびモデム４４を介して受
信側に送られる。受信側では、上述した本発明の
実施例である画像処理回路４６がモデム４５を介
してデイジタル画像データ（入力画素）を受け
て、出力データD1，D0を出力し、プロツタ４７
が高密度に画像を再生する。 なお、上記実施例では線スキヤナの解像度を８
本／mm、出力プロツタの解像度を16本／mmとした
が、 （出力プロツタの解像度） ＝（線スキヤナの解像度）×２ なる関係を満たす場合には、クロツク信号の周波
数を変更することにより上記実施例をそのまま使
用できる。 また、本発明は、出力画素密度が入力画素密度
より高いものすべてに適用できる。 以上の説明から明らかなように、本発明は簡単
且つ安価な構成で高密度に画像を再生でき画質を
向上させることができる効果がある。また、本発
明による画像処理回路は専門家に限らず一般ユー
ザも使用できる利点がある。
＋1679＝3361ビツトの容量があるので全体として
3361×３＝10083ビツトの容量がある。 シフトレジスタSRAからパラレルに出力され
る各々３ビツトの入力画素Ｓq，S1〜S4の濃度デ
ータのうち、Ｓqは直接アドレスポインタADPに
入力され、入力画素S1とS3の濃度データ、および
S2とS4の濃度データはこれらの値を比較のためそ
れぞれ比較器COMの第１比較部と第２比較部に
入力されるようになつている。比較器COMの第
１比較部の出力はS1≧S3のとき１となり、第２比
較部の出力はS2≧S4のとき１となる。比較器
COMの２つの出力端はアドレスポインタADPの
入力端に接続されており、アドレスポインタ
ADPには結局入力画素Ｓqの濃度データを示す３
ビツトの信号、入力画素S1とS3の濃度比較結果を
示す信号、および入力画素S2とS4の濃度比較結果
を示す信号が入力されることになる。 アドレスポインタADPは第６図に示すように
入力画素Ｓqの濃度レベルを示す信号と比較器
COMの出力信号を受ける５ビツトのラツチ６１
と、１ビツトのフリツプフロツプ６２とから構成
されている。アルゴリズムの性質上、出力データ
数は入力データ数の４倍（クロツク信号の速度と
して２倍）となるので、第６図における出力速度
を設定するクロツク信号CL２は第７図に示すよ
うに入力速度を設定するクロツク信号CL１の２
倍の速度を有している。フリツプフロツプ６２は
その時のアドレスの最低のビツトを作り出す働き
をする。即ち、入力画素Ｓqの濃度を示す３ビツ
トデータとS1≧S3となつているか否かを示す信
号、およびS2≧S4となつているか否かを示す信号
の５ビツトを、Ｓq（ビツト２〜ビツト０）、S1≧
S3、S2≧S4の様に並べリード・オンリー・メモリ
ROMのアドレスを指定するように構成されてお
り、更に２倍の速度を補う目的で下位に１ビツト
付加されている。結局、アドレスポインタADP
の出力は６ビツト構成となつている。 リード・オンリー・メモリROMは表１を実現
する変換表の役目をする。即ち、アドレスポイン
タADPの６ビツト出力をアドレスA0〜A5として
用い、遅延回路DTを介して与えられるクロツク
信号CL２を受けてフリツプフロツプ６２を作動
させるタイミングより少し遅いタイミングで２ビ
ツトのデータD1D0を出力するものである。D0は
第２図における出力画素O1，O2に対応し、D1は
出力画素O3，O4にそれぞれ対応するものであ
る。出力データD1，D0は表１により指定された
ものであるが、リード・オンリー・メモリROM
の内容を第８図のように構成しておけばこれを実
現することができる。なお、リードオンリーメモ
リROMは、 50（オクタル）×２（ビツト）＝80（ビツト） の構成となつている。 リード・オンリー・メモリROMの出力D1はシ
フトレジスタSRBに入力されるようになつてお
り、シフトレジスタSRBはA4版の原稿を８本／
mmで走査する場合、 210×８×２＝3360 ビツトのシリアルイン、シリアルアウトのシフ
トレジスタに構成される。プリンタ系への出力は
入力１ライン分に対して２ライン分であり、第９
図に示すように１ライン分のデータがD0により
出力されてのち、次の１ライン分の入力がある前
にシフトレジスタSRBに貯えられていたデータ
D1が出力されるようにする必要がある。シフト
レジスタSRBはその為の出力バツフアレジスタで
ある。レジスタの出力D1およびリードオンリー
メモリROMの出力D0は出力ゲートOGを介してプ
ロツタ系に与えられるようになつている。 かかる構成の本発明の実施例において、入力画
素Ｓqの濃度レベルが１で、入力画素S1の濃度レ
ベルが入力画素S3の濃度レベルより高く、入力画
素S2の濃度レベルが入力画素S4の濃度レベルS4よ
り小さいとすると、シフトレジスタSRAのＳqを
示す出力ラインから“001”が出力され、比較器
COMの第１比較部の出力が“１”、第２比較部の
出力が“０”となり、アドレスポインタADPの
入力が“00110”となり、アドレスポインタADP
の出力A5，A4，A3，A2，A1，A0が“00110X”
となる。（ここでＸはフリツプフロツプ６２によ
り作られるビツトである。） クロツク信号CL１が入力されると、フリツプ
フロツプ６２はセツトされてその出力は“１”と
なり、アドレスポインタADPから出力される実
効アドレスは 001101 となる。次に、クロツク信号CL２が入力される
と、フリツプフロツプ６２はリセツトされてその
出力は０となり、アドレスポインタADPから出
力される実効アドレスは 001100 となる。 遅延回路DTにより所定時間遅延されたクロツ
ク信号CL２はリード・オンリー・メモリROMの
読み出しクロツク信号として作用するので、リー
ド・オンリー・メモリROMからはアドレス 001100 により指定されるデータ00が出力データD1D0と
して出力される。出力データD1（＝０）はシフ
トレジスタSRBを通つて、出力データD0（＝
０）はそのままそれぞれ出力ゲートOGを介して
プロツタ系に出力される。 クロツク信号CL２は、クロツク信号CL１の２
倍の速度を有するので、次のクロツク信号CL１
が入力される前にクロツク信号CL２が入力し、
フリツプフロツプ６２がセツトされリード・オン
リー・メモリROMはアドレス 001101 により指定されるデータ01が出力される。はじめ
に出力されたデータ00が出力画素O3，O1に相当
し、今回出力されたデータ01が出力画素O4，O2
に相当する。すなわち、表１に従つて出力画素を
得ることができたことになる。同様に種々の入力
画素濃度に対して表１に設定された出力画素を得
ることができる。 第１０図は、上記本発明による実施例を使用し
た画像処理システム構成を示す。この画像処理シ
ステムは、スキヤナ系、画像処理系、プロツタ
系、およびこれら３つの系を制御するコントロー
ル系からなつている。スキヤナ系は、マイクロコ
ンピユータによるシステム制御部３２の制御の下
に原稿を８本／mmの密度で線走査して画像信号を
出力する線スキヤナ３１と、このスキヤナ３１か
ら出力される信号をＡ／Ｄ変換して画素信号（上
記S1〜S4，Ｓqに相当）を出力するＡ／Ｄ変換器
からなつている。画像処理系は第３図に示した画
素処理回路から構成される。プロツタ系はシステ
ム制御部３２の制御の下に画素処理回路３４から
出力されるデータD1，D0を受けて16本／mmの密
度で出力画素をプロツトするプロツタ３５からな
つている。かかる構成をとることにより、高密度
画像再生を行うことができ、画質を向上させるこ
とができる。 第１１図は上述の本発明の実施例をフアクシミ
リに使用したものである。第１１図において、送
信側では、スキヤナ４１により原稿画像を走査
し、これにより得られる画像信号をＡ／Ｄ変換器
４２がデイジタル信号にし、このデイジタル信号
は画像圧縮回路４３およびモデム４４を介して受
信側に送られる。受信側では、上述した本発明の
実施例である画像処理回路４６がモデム４５を介
してデイジタル画像データ（入力画素）を受け
て、出力データD1，D0を出力し、プロツタ４７
が高密度に画像を再生する。 なお、上記実施例では線スキヤナの解像度を８
本／mm、出力プロツタの解像度を16本／mmとした
が、 （出力プロツタの解像度） ＝（線スキヤナの解像度）×２ なる関係を満たす場合には、クロツク信号の周波
数を変更することにより上記実施例をそのまま使
用できる。 また、本発明は、出力画素密度が入力画素密度
より高いものすべてに適用できる。 以上の説明から明らかなように、本発明は簡単
且つ安価な構成で高密度に画像を再生でき画質を
向上させることができる効果がある。また、本発
明による画像処理回路は専門家に限らず一般ユー
ザも使用できる利点がある。
第１図は入力画素を示す説明図、第２図は入力
画素と出力画素との関係を示す説明図、第３図は
本発明による画像処理回路を３次元的に示したブ
ロツク図、第４図は第３図のシフトレジスタ
SRAの詳細構成を示すブロツク図、第５図はシ
フトレジスタSRAの構成を３次元的に示した説
明図、第６図は第３図のアドレスポインタADP
の一構成例を示すブロツク図、第７図は第６図の
アドレスポインタADPに入力されるクロツク信
号CL１，CL２を示すタイムチヤート、第８図は
第３図のリード・オンリー・メモリの記憶内容を
示す図表、第９図は入力信号と出力信号D0，D1
との時間関係を示すタイムチヤート、第１０図は
第３図の実施例を用いて構成した画像処理システ
ムの一構成例を示すブロツク図、第１１図は第３
図の実施例を用いたフアクシミリ系を示すシステ
ム構成図である。 S1，S2，S3，S4，Ｓq……入力画素、O1，O2，
O3，O4……出力画素、IG……入力ゲート、SRA
……シフトレジスタ、COM……比較器、ADP…
…アドレスポインタ、ROM……リードオンリー
メモリ、SRB……シフトレジスタ、OG……出力
ゲート、６１……ラツチ回路、６２……フリツプ
フロツプ。
画素と出力画素との関係を示す説明図、第３図は
本発明による画像処理回路を３次元的に示したブ
ロツク図、第４図は第３図のシフトレジスタ
SRAの詳細構成を示すブロツク図、第５図はシ
フトレジスタSRAの構成を３次元的に示した説
明図、第６図は第３図のアドレスポインタADP
の一構成例を示すブロツク図、第７図は第６図の
アドレスポインタADPに入力されるクロツク信
号CL１，CL２を示すタイムチヤート、第８図は
第３図のリード・オンリー・メモリの記憶内容を
示す図表、第９図は入力信号と出力信号D0，D1
との時間関係を示すタイムチヤート、第１０図は
第３図の実施例を用いて構成した画像処理システ
ムの一構成例を示すブロツク図、第１１図は第３
図の実施例を用いたフアクシミリ系を示すシステ
ム構成図である。 S1，S2，S3，S4，Ｓq……入力画素、O1，O2，
O3，O4……出力画素、IG……入力ゲート、SRA
……シフトレジスタ、COM……比較器、ADP…
…アドレスポインタ、ROM……リードオンリー
メモリ、SRB……シフトレジスタ、OG……出力
ゲート、６１……ラツチ回路、６２……フリツプ
フロツプ。
Claims (1)
- １ 画像を線走査しｎ個の画素データを１列分の
画像データとして出力するスキヤナ部と、このス
キヤナ部から得られる画素データを順に記憶する
シフトレジスタと、このシフトレジスタに記憶さ
れているｐ番目の画素について、ｐ−ｎ番目の画
素データとｐ＋ｎ番目の画素データとを比較して
第１の結果を得るとともにｐ−１番目の画素デー
タとｐ＋１番目の画素データとを比較して第２の
結果を得る比較器と、前記ｐ番目の画素の画素デ
ータ、前記第１の結果、および前記第２の結果を
アドレスデータとして受けて前記ｐ番目の画素に
ついて４つの小画素データを出力するROMと、
前記４つの小画素データを２つの前半小画素デー
タと２つの後半小画素データとに分け、2n個の
小画素データの周期だけ隔てて前記前半小画素デ
ータと後半小画素データとを出力する出力バツフ
ア回路と、この出力バツフア回路から出力される
2n個の小画素データを１列分の画像データとし
て画像形成を行うプロツタ部と、を備えることを
特徴とするデイジタル画像処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9639078A JPS5523572A (en) | 1978-08-08 | 1978-08-08 | Digital picture processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9639078A JPS5523572A (en) | 1978-08-08 | 1978-08-08 | Digital picture processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5523572A JPS5523572A (en) | 1980-02-20 |
| JPS6238902B2 true JPS6238902B2 (ja) | 1987-08-20 |
Family
ID=14163621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9639078A Granted JPS5523572A (en) | 1978-08-08 | 1978-08-08 | Digital picture processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5523572A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62107575A (ja) * | 1985-11-01 | 1987-05-18 | Dainippon Screen Mfg Co Ltd | 高分解能２値画像データ生成装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027464B2 (ja) * | 1976-09-28 | 1985-06-28 | 日本電気株式会社 | 高画素密度変換装置 |
-
1978
- 1978-08-08 JP JP9639078A patent/JPS5523572A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5523572A (en) | 1980-02-20 |
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