JPS6238940A

JPS6238940A - 演算処理装置

Info

Publication number: JPS6238940A
Application number: JP60179734A
Authority: JP
Inventors: Tsutomu Tokuda; 勉徳田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-08-14
Filing date: 1985-08-14
Publication date: 1987-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は乗算処理を高速に実行することかできる演算
処理装置に関するものである。

〔従来の技術〕

第３図は従来の乗算装置の構成例を示すブロック図で、
図において（１）は被乗数全格納するＭＤ　レジスタ、
（２）は乗数を格納するＭＲレジスタ、＋３）Ｖｉ部分
積（又は最終的には積）を格納するＰＰ　レジスタ、（
４）は加算部、（５）は制御回路、Ｇはゲートである。

ＭＲレジスタ（２）の右端のビットが論理「１」である
ときは制御回路（５）によシゲートＧを経てＭＤ　レジ
スタ（１）の内容が加算部（４）の一方の入力となり、
ＭＲレジスタ（２）の右端のビットが論理「０」であ、
るときはゲートＧを経て数値Ｏが加算部（４）の一方の
入力となる。

被乗数、乗数共に８ビツト、その積が１６ビツトである
と仮定するとレジスタ１１　、　＋２１は８ビツト、Ｐ
Ｐ　レジスタ（３）は１６ビツトである。第４図に２進
数の乗算演算で示す例の乗算を実行するにはＭＤレジス
タｆｌ）、ＭＲレジスタ（２）にそれぞれ被乗数ｒ１０
１１１０１１Ｊ、乗数ｒｌ１０００００１Ｊをセットし
、ＰＰ　レジスタ（３）をクリアする。乗算が開始され
るとＰＰレジスタ（３）の上位８ビツト（初期値は０で
ある）が加算部（４）の右側の入力となっているが最初
は凧レジスタ（２）の右端のビットが「１」であるので
加算部（４）の左側の入力Ｆｉｒ１０１１１０１１Ｊと
なり、これが右側の入力ｒ００００００００Ｊと加算さ
れその和ｒ１０１１１０１１ＪがＰＰレジスタ（３）の
左方の８ビツトに入力される。次はＰＰレジスタ（３）
及びＭＲレジスタ伐）の内容が１ビツト右ヘシフトされ
、この時ｉｊＭＲレジスタ（２）の右端のビットは「０
」であるのでゲートＧからは０が出力され、加算部（４
）の右側人力ｔ’ｉ　ｒｌｏｌｌｌｏｌｌＪ　が右へ１
ビツトシフトされて生成されたｒｏｌｏｌｌｌｏｌＪ　
となりこれがそのままＰＰレジスタ（３）の左の８ビツ
トに入力され、このようにしてシフトと加算とを繰返し
て第４図に示す演算を実行して積を得るのである。

すなわち、第３図に示す従来の回路では乗数の桁数分シ
フトと加算を繰り返さなければならぬので、高速性を要
する処理には適していない。

従来の乗算装置の他の例としてＲＯＭ型乗算装置がある
。被乗数のビットバタンと乗数のビットバタンと全連結
して生成したアドレス位置に当該被乗数と乗数の積を記
憶するＲＯＭを使用すると、被乗数と乗数とをアドレス
として入力するだけでその積を直接読出すことができる
ので、高速演算には適しているが、大容量のＲＯＭを用
いることは不経済であるので、比較的小容量のＲＯＭを
検数個使用（、て乗算回ｗ！Ｉを構成するが、被乗数１
６ビツト、乗数１６ビツト、積３２ビットという程度に
なると、ＲＯＭ　ｋ多数必委とし回路が複雑となる。

〔発明が解決しようとする問題点３以上のように、従来の回路では高速性を蒙する処理にお
いて高速性全達成することが困難であるか、或は回路が
複雑になるという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、必要とする精度に応じて処理時間全短縮する
ことができる演算処理装置ｔｔ得ること金目的とする。

〔問題点を解決するための手段〕

この発明では被乗数及び乗数を共に上位ビット部分と下
位ビット部分に分けて、それぞれの部分積金求めてこれ
を合計して積を算出するが、必要とされる精度に影響を
及はさない部分積の演算を省略することによって演算処
理の高速化を図った。

〔作用〕

要求される精度に従って部分積の演算を省略することか
できるので、演算処理を高速化することができる。

〔実施例〕

以下この発明の実施例を図面について説明する。

第１図はこの発明の一実施例を示すブロック図で、（１
１）、（１２）はそれぞれＭＤレジスタ、（２１）。

（２２）　ＦｉそれぞれＭＲレジスタ、（３０）は求め
る積が格納される槓レジスタ、（４０）は演算処理装置
である。また、この場合の乗算は浮動点小数表示を用い
、被乗数Ａ１乗数Ｂが共に仮数部を示し、１６ビツトで
表わされ、演算結果に要求される精度が１６ビツトであ
るとする。

第２図は第１図の装置において行われる演算を示す演算
経過図である。Ａ、ＨについてそれぞれＡ　＝　Ａ２＋
　Ａ１・２−８Ａ２　＝ａ１・２＋ａ２・２　　＋＆３＠２　　＋ａ４
・２＋ａ５・２−５＋ａ　・２　　＋ａ７・２　＋ａ８
・２Ａ１−８９’２−”　十８１０’２−２十８１１”
２−”　十８１２”２　　’　＋ａ１３，２−５＋ａ　
１４　”　２−６＋ａ　１５　”　２−７＋ａ　１ｓ　
”　２−８Ｂ　＝　８２＋８１・２−８Ｂ２＝　ｂ１＠２”＋ｂ２＠２−２＋ｂ３＠２−３＋ｂ
４６２−’＋ｂ５＠２’−５十ｂ６・：ｌ”＋ｂ７・２
−７＋ｂ８＄２−８Ｂ□　−ｂ、・２−”＋ｂ□。・２
−２＋ｂ１、・２−３＋ｂ１２・２−４　＋　ｔｌ、　
２−５　　　　　　　　’＋ｂ１４・２〜６＋ｂ１５・
２−７＋ｂ１６・２−８で表せばＡ”Ｂ　　＝　Ａ２＠Ｂ２＋（Ａ□ａＢ２＋Ａ２ａ１３
□）Ｘ２−８＋（Ａ、６Ｂ□）Ｘ２”・・−・・（１）となシ、Ａ２・Ｂ２．　Ａ□・Ｂ２　＃　Ａ２・Ｂ１．
Ａ□・Ｂ１は共に　　　。

１６ビツトの数で、それぞれの上位８ビツトｅ（Ｈ）　
　　’で、下位８ピツ）ｔ−ｒＬＪで表わせばＡ２”Ｂ
２（Ｈ）は２−１〜２−８の桁、Ａ２・Ｂ２〔Ｌ〕、Ａ
１・Ｂ２（Ｈ）、Ａ２、Ｂ１（Ｈ）は２−９〜２−１６
の桁、Ａ１・Ｂ２（Ｌ　）、Ａ２・Ｂ１（Ｌ）、Ａ１、
Ｂ１〔Ｈ）に２−１７〜２−２４の桁、Ａ　＠Ｂ　（Ｌ
　）　＝　２−２５〜２−３２の桁になる。このうちｆ
１７以下の桁の数を切シ棄てても、最大２　×２”’１
６を切棄てたことにしがならないので、第１図の演算処
理回路（４０）ではＡ２・Ａ２．　Ａ、・Ｂ２（Ｈ）、
　Ａ２Ｂ、（Ｈ）の演算だけを行い桁合せの上で加算し
、かつ最大２×２　の切棄てが行われた可能性があるの
で、この補正の為１×２　を加え精度を２　以内とする
。多くの目的に対してはこの程度の精度で充分である。

また、乗数、被乗数共に８ビツトの場合の乗算′ｆ、Ｒ
ＯＭ型乗算器に上乗算器する回路が存在るので、第１図
のＡ２・Ｂ２１Ａ□・Ｂ２．Ａ２・Ｂｏの３回の乗算に
要する時間は極めて短い。

なお、上記実施例では８ビツトの演算処理装置に１６ビ
ツトの演算をさせたが、被乗数及び乗数のビット数なら
びに要求される精度に従って演算処理装置（４０）を設
計することができる。

また、上記実施例では、浮動点小数表示の仮数部を想定
して説明したが、固定小数点表示においてもその演算精
度を固定小数点に対応して決定してこの発明を適用する
ことができる。

〔発明の効果〕

以上のようにこの発明によれば、要求される精度に応じ
て乗算処理を簡略化したので、処理時間が短縮でき、高
速性を要する処理が可能となった。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の装置において行われる演算を示す演算経過図
、第３図は従来の乗算装置の構成例を示すブロック図、
第４図は第３図の装置にお込て行われる演算を示す演算
経過図。（１１）、（１２）はＭＤレジスタ、（２１）、（２２
）ＦｉＭＲレジスタ、（３０）＃′ｉ積レジスタ、（４
０）　Ｈ演算処理回路。

Claims

【特許請求の範囲】

被乗数Ａを上位ビットの部分Ａ＿２と下位ビットの部分
Ａ＿１とに分けて入力し、乗数Ｂを上位ビットの部分Ｂ
＿２と下位ビットの部分Ｂ＿１とに分けて入力し、あら
かじめ定める有効桁に対し、積Ａ＿１・Ｂ＿１は有効桁
以下となるようＡ＿１、Ｂ＿１を定め、積Ａ＿２・Ｂ＿
２、積Ａ＿１・Ｂ＿２、積Ａ＿２、Ｂ＿１の３種の積を
求める演算と、これら３種の積のうち有効桁以下を切棄
てて互に加算し、この切棄てた部分及び積Ａ＿１・Ｂ＿
１による誤差を補正するため上記加算した結果に対し更
に有効桁の最小単位の数値１を加えて出力する手段を備
えた演算処理装置。