JPS6239050A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6239050A JPS6239050A JP60177505A JP17750585A JPS6239050A JP S6239050 A JPS6239050 A JP S6239050A JP 60177505 A JP60177505 A JP 60177505A JP 17750585 A JP17750585 A JP 17750585A JP S6239050 A JPS6239050 A JP S6239050A
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- insulating film
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- poly
- groove
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
不発明灯半導体装置、特にダイナミックメモリの記憶手
段に用いられるキャパシタと備えた半導体装置およびそ
の製造方法に関する。
段に用いられるキャパシタと備えた半導体装置およびそ
の製造方法に関する。
メガピッ；・級のＭＯＳダイナミックメモリ（Ｄ／ＲＡ
Ｍ ）においては、バルクｓｉ を溝状に〃０工し、
千の溝部をキャパシタ領域と１′ることに↓つ−Ｚτ占
Ｍ占積面積少孕は７ン島ることか便米ｘｖｊ是案さ扛て
ｈる（１９８４竿ＶＬＳＩテクノロジー シンポジウム
、ダイジェスト オン テクニカルペーパー、１６−＝
−１７１，１９８４年（Ｔ、Ｆｕｒｕｙａｒｎａ、 ｅ
ｔ。
Ｍ ）においては、バルクｓｉ を溝状に〃０工し、
千の溝部をキャパシタ領域と１′ることに↓つ−Ｚτ占
Ｍ占積面積少孕は７ン島ることか便米ｘｖｊ是案さ扛て
ｈる（１９８４竿ＶＬＳＩテクノロジー シンポジウム
、ダイジェスト オン テクニカルペーパー、１６−＝
−１７１，１９８４年（Ｔ、Ｆｕｒｕｙａｒｎａ、 ｅ
ｔ。
ａｌ、 ”Ａ ｖａｒｔｌｌ？ａｌ ｃａｐａｃｉｔ
ｏｒ Ｃｅ１ｌ ｆｏｒＶＬＳＩＩ）／’Ｒ，Ａ＆ｉ
’Ｓ’ 、 １９８４ ｓｙｍ、 ｏｎ ＶＬＳＩＴ
ｅｃｈｎｏｌｏｇ￥、 Ｄｉｇｅｓｔ ｏｆ ’１″ａ
ｃｈｎｉｃａｌｐＸｌｐ＠ｒ８．Ｐ、１６−１７．（１
９８４））Ｏしたし、この方式″ｒ′は溝内壁のＳｔ領
域ｅこ均質なＮ ” Ｐ”接合金作ることがむずかしく
、贋わゆるｒＨ−Ｃ構造」（ア１−イーｐイー・４−
ジャーナルオン ンリツド ステート サーキツツ、５
Ｃ−１７，９５１Ｊ］５１９８２年（Ｙ、 Ａ、 ＥＬ
−ＭａｎｓＶ ｅｔａｌ、、 ＠Ｄｉｓｔｇｎ Ｐ
ａｒａｒｎｅｔｅｒｓ ｏｆ ｔｈｅ Ｈｌ−ＣＤ／Ｒ
ＡＭ Ｃｒ１ｌ’ 、ＩＥ３Ｊ−ｏｆ ５ｏｌｉｄＳ
ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 ５Ｃ−１７，ｐ、 ９
５１．１９８２））ｔとることができないという欠点が
める。そのためにα線などの放射線照射（゛７Ｘ対１”
る耐量が小さく、いわゆるソフトエラー孕発生！−？す
い。
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’Ｓ’ 、 １９８４ ｓｙｍ、 ｏｎ ＶＬＳＩＴ
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ｃｈｎｉｃａｌｐＸｌｐ＠ｒ８．Ｐ、１６−１７．（１
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域ｅこ均質なＮ ” Ｐ”接合金作ることがむずかしく
、贋わゆるｒＨ−Ｃ構造」（ア１−イーｐイー・４−
ジャーナルオン ンリツド ステート サーキツツ、５
Ｃ−１７，９５１Ｊ］５１９８２年（Ｙ、 Ａ、 ＥＬ
−ＭａｎｓＶ ｅｔａｌ、、 ＠Ｄｉｓｔｇｎ Ｐ
ａｒａｒｎｅｔｅｒｓ ｏｆ ｔｈｅ Ｈｌ−ＣＤ／Ｒ
ＡＭ Ｃｒ１ｌ’ 、ＩＥ３Ｊ−ｏｆ ５ｏｌｉｄＳ
ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、 ５Ｃ−１７，ｐ、 ９
５１．１９８２））ｔとることができないという欠点が
める。そのためにα線などの放射線照射（゛７Ｘ対１”
る耐量が小さく、いわゆるソフトエラー孕発生！−？す
い。
これγ防ぐものとし、τ、為内壁のＳ ｌ領域金Ｓ１０
！濤：膚−ひ覆って絶縁１〜、その内側に第１および第
２のキャパシタ乍形成）る方式か提案さ７Ｃ］、でいる
（チク二カ、ル ダイジェスト オン つ“イ〔１−・
働ディーーエム１９８４年、２４０−２４３員（Ｓ、
Ｎａ、ｋａｊ ｉｍａ ｅ ｔ、 ａ １７． ”
Ａｎ １ｑｏｌａｔｉｏｎ−八ｒ１ｅｒｇｅｄ ｖｅ
ｒｔｉｃａｌ ｃｎｐｐｈｃｉｆ、ｏｒ Ｌ；ｅｌｌ
ｆｏｒ Ｌａｒｇｅ ｅａｐａｅｉｔｏｒ Ｄ／ＲＡ
Ｍ” 、 ＴｅＣｈｎｉｅａｌ Ｄｉｇｓｓｔ ｏｆ
ＩＥＤＭ、１９ｓ４．ＳＦ。
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ｐ ２４０−２４３ ） ）。この方式では、ポリＳｌ
鳩が５ｉＯｚｕ層の内側に配置さゴｔてキャパシタ茫形
成しており、α線の通過（・覧人つ−ＣバルクＳ１領域
に電子−正孔対が発生し７’Ｃとしても、５ｉＯｚのも
つ高いポテンシャルの壁にさえき゛うｔＬでキャパシタ
領域のボ１Ｊｓｉ／Ｉには到達しない↓うになっでいる
。その結果、α線に対する耐量がされめ１大きくなって
いる。したし、この方式では牌の両側面に第１ｍのボ’
） Ｓｌ ／１１さらにゲート絶縁膜？挾んで第２Ｎｌ
のボ’ＪＳｉ／ｉｌｋ形成しそれぞれプレートを極層と
キャパシタ領域ｌとするため、溝内にポリＳｉ χデポ
ジションし、かつ例えばＲＩＥ（Ｒｅａｅｔ、ｉｖｅ
Ｉｏｎ Ｆｔｅｈｉｎｇ ）法などの異方性エツチング
に工ｇ当核ボ１Ｊｓｉｆｆｉ平坦化する工程がそれぞ０
２度にわ定って必質とな９、工程が複ＭＫなる上、ＲＩ
Ｅによるラジエーションダメージ？受けや丁く、性能お
工び収率ともに劣化する欠点がある。
鳩が５ｉＯｚｕ層の内側に配置さゴｔてキャパシタ茫形
成しており、α線の通過（・覧人つ−ＣバルクＳ１領域
に電子−正孔対が発生し７’Ｃとしても、５ｉＯｚのも
つ高いポテンシャルの壁にさえき゛うｔＬでキャパシタ
領域のボ１Ｊｓｉ／Ｉには到達しない↓うになっでいる
。その結果、α線に対する耐量がされめ１大きくなって
いる。したし、この方式では牌の両側面に第１ｍのボ’
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のボ’ＪＳｉ／ｉｌｋ形成しそれぞれプレートを極層と
キャパシタ領域ｌとするため、溝内にポリＳｉ χデポ
ジションし、かつ例えばＲＩＥ（Ｒｅａｅｔ、ｉｖｅ
Ｉｏｎ Ｆｔｅｈｉｎｇ ）法などの異方性エツチング
に工ｇ当核ボ１Ｊｓｉｆｆｉ平坦化する工程がそれぞ０
２度にわ定って必質とな９、工程が複ＭＫなる上、ＲＩ
Ｅによるラジエーションダメージ？受けや丁く、性能お
工び収率ともに劣化する欠点がある。
本発明のひとつの目的は、α線耐量の大きいメモリ構造
全提供テることである。本発明の他の目的は、特殊なプ
ロセスを用いることＺ ＜ ｌｅ憶用の静電容量？大き
くできる半導体装置と提供することでるる。
全提供テることである。本発明の他の目的は、特殊なプ
ロセスを用いることＺ ＜ ｌｅ憶用の静電容量？大き
くできる半導体装置と提供することでるる。
本発明の他の１的に、集積度の高い半導体装置全提供す
ることである。本発明のさらに他の目的は、マスク合せ
余裕？小さくすることのできる半導体装置の製造方法ケ
提供することである。
ることである。本発明のさらに他の目的は、マスク合せ
余裕？小さくすることのできる半導体装置の製造方法ケ
提供することである。
本発明の一実施例に工４ば、内壁？絶Ｒ膜で覆つ次ｍ全
第１の導電性層、ゲ・−ト絶縁戸お↓び第２の導電性層
で１員次埋めてキャパシタ？構成（〜、かつ溝内壁の絶
縁膜に接する第１の導電性層を、偉縁部の半導体基板表
面上に延在させて当該基板表面に形成し几トランスファ
Ｍｏ５ｔ界効果トランジスタＣＦＥＴ）のソース／ド；
、・イン領域に連結させたＭＯＳダイナミックメモリセ
ルが提供される。
第１の導電性層、ゲ・−ト絶縁戸お↓び第２の導電性層
で１員次埋めてキャパシタ？構成（〜、かつ溝内壁の絶
縁膜に接する第１の導電性層を、偉縁部の半導体基板表
面上に延在させて当該基板表面に形成し几トランスファ
Ｍｏ５ｔ界効果トランジスタＣＦＥＴ）のソース／ド；
、・イン領域に連結させたＭＯＳダイナミックメモリセ
ルが提供される。
またこのような構造金冥現するために、本発明の製造方
法に、アクティブ領域、溝領域お。ζび素子分離領域金
除いた半導体基板表面に反対導電形の領域？形成した上
で、溝内壁から上部の基板表面上に延在させた第１の導
電性層とじてのポリＳ１層全形放し・さらに第２の導電
性層としてのポリＳｉＮのバターニング？、ｉｉＭ＃々
部の基板表面上に位をするその端部が同じく基板表面上
に位置する第１のポリＳｉ 層の端部エフｔｉｌｔ ｆ
ｉｌ＋に向けて後退する工うに行ない、その後第２のボ
’ＪＳｉＪｉｌ！表面に形成した酸化Ｉｎマスクとする
イオン打込みにエフ露出し′ｆｃ第１のボＩＪＳｉ 層
端部およびその周辺の基板表面ｆ基板と反対導電形の高
濃度不純物領域を形成してトランスファＭＯ８ＦＥＴの
ソース／ドレイン領域光・、Ｊ：びそハとキャパシタを
構成する第１のボ’１Ｊｓｉ 層との連結部とするもの
でめる。
法に、アクティブ領域、溝領域お。ζび素子分離領域金
除いた半導体基板表面に反対導電形の領域？形成した上
で、溝内壁から上部の基板表面上に延在させた第１の導
電性層とじてのポリＳ１層全形放し・さらに第２の導電
性層としてのポリＳｉＮのバターニング？、ｉｉＭ＃々
部の基板表面上に位をするその端部が同じく基板表面上
に位置する第１のポリＳｉ 層の端部エフｔｉｌｔ ｆ
ｉｌ＋に向けて後退する工うに行ない、その後第２のボ
’ＪＳｉＪｉｌ！表面に形成した酸化Ｉｎマスクとする
イオン打込みにエフ露出し′ｆｃ第１のボＩＪＳｉ 層
端部およびその周辺の基板表面ｆ基板と反対導電形の高
濃度不純物領域を形成してトランスファＭＯ８ＦＥＴの
ソース／ドレイン領域光・、Ｊ：びそハとキャパシタを
構成する第１のボ’１Ｊｓｉ 層との連結部とするもの
でめる。
なお、第１もしく（７に第２またはその双方のポリＳｉ
層の代りにシリザイド層ケ用いても工い。
層の代りにシリザイド層ケ用いても工い。
以下、図面ｉ参照し、ながし本発明の詳細な説明するが
、その前Ｖ’％ （’Ｔ、のＬうｉ本発明の半導体装置
が用いられるＤ／’ＲＡＭの回能について、第１７肉に
Ｊｔ）その全体的な構成おＩび動作の概略？説明Ｔる。
、その前Ｖ’％ （’Ｔ、のＬうｉ本発明の半導体装置
が用いられるＤ／’ＲＡＭの回能について、第１７肉に
Ｊｔ）その全体的な構成おＩび動作の概略？説明Ｔる。
なお、第１７図＆ｓ、Ｎチャネル絶縁ゲート形電界効牙
８トランジスタケ用い六−例である。。
８トランジスタケ用い六−例である。。
１ビツトのＭ−ＣＥＬ ４ｉ、情報蓄積用のギャバシ′
りＣ３とアドレス選択用のＭＩＳＦＥＴ’、ＱＭと力λ
らｉ９、”１″、０°の情報はキャパシタＣｓに電荷が
ろるかないかの形で記憶さｎる。
りＣ３とアドレス選択用のＭＩＳＦＥＴ’、ＱＭと力λ
らｉ９、”１″、０°の情報はキャパシタＣｓに電荷が
ろるかないかの形で記憶さｎる。
情報の研み田しは、ＭＩＳＦＥＴＱｈｙ？ＯＮにしてＣ
８孕共通のカラムデータ線Ｄ″！、にっなぎ、データ線
ＤＩ、の１位がＣＳに蓄積され九電荷量に応じてどのよ
うな変化が起きるかをセンスすることに工って行なわれ
る。データ線ＤＬの浮遊容ｆｉ）Ｃ。
８孕共通のカラムデータ線Ｄ″！、にっなぎ、データ線
ＤＩ、の１位がＣＳに蓄積され九電荷量に応じてどのよ
うな変化が起きるかをセンスすることに工って行なわれ
る。データ線ＤＬの浮遊容ｆｉ）Ｃ。
に前もって充電さ九てい友電位ケー源電圧Ｖｅｅとする
と、Ｃｓに蓄積さハ、１い足情報が１°（Ｖｅｅの電位
）Ｔめった場合、アドレス時においてデータ線ＤＬの＠
４位（ＶＤＬ ） ” １ ” ｉｌ Ｖｃｅの電位の
ままでるり、そｎが”０“（ＯＶ）であった場合、 （
、ＶＤＬ） ”０ ’ Ｉｒｅ、 （Ｃｏ ・Ｖｅｃ
−Ｃａ （Ｖｗ−ＶｔＨ）１／’Ｃｏ（！：なる。左
だし、Ｖｗ ｉｌ、ｌ：Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ Ｍ
ノゲート電圧、ＶｔｈはＭ Ｉ Ｓ Ｆ ＥＴ ＱＭ
のしきい値電圧である。ここで論理 １“ と論理°Ｏ
′とのｍｊの差丁なわち検出さｎる信号Ｉ′ΔＶｓはΔ
Ｖｓ −＝ （ＶＤＬ） ・１・−（ＶＤＬ） □ｏ−
＝ （Ｖｗ −ＶＨ，）・Ｃａ／Ｃ。
と、Ｃｓに蓄積さハ、１い足情報が１°（Ｖｅｅの電位
）Ｔめった場合、アドレス時においてデータ線ＤＬの＠
４位（ＶＤＬ ） ” １ ” ｉｌ Ｖｃｅの電位の
ままでるり、そｎが”０“（ＯＶ）であった場合、 （
、ＶＤＬ） ”０ ’ Ｉｒｅ、 （Ｃｏ ・Ｖｅｃ
−Ｃａ （Ｖｗ−ＶｔＨ）１／’Ｃｏ（！：なる。左
だし、Ｖｗ ｉｌ、ｌ：Ｍ Ｉ Ｓ Ｆ Ｅ ＴＱ Ｍ
ノゲート電圧、ＶｔｈはＭ Ｉ Ｓ Ｆ ＥＴ ＱＭ
のしきい値電圧である。ここで論理 １“ と論理°Ｏ
′とのｍｊの差丁なわち検出さｎる信号Ｉ′ΔＶｓはΔ
Ｖｓ −＝ （ＶＤＬ） ・１・−（ＶＤＬ） □ｏ−
＝ （Ｖｗ −ＶＨ，）・Ｃａ／Ｃ。
となる。Ｖｖ ＝ Ｖ ｃｃ とするど、信号量 Δｖ
８はイＶａ−（Ｖｅｅ −Ｖｔｈ） ・Ｃｓ／Ｃ。
８はイＶａ−（Ｖｅｅ −Ｖｔｈ） ・Ｃｓ／Ｃ。
と々る。
メモリセルを小さく１〜、かつ共通のデータ線に多くの
メモリセル１つないで高集積大容量のメモリマトリクス
にしてめる几め、Ｃ１ｌ＜＜Ｃ０％ ｉ’なわちＣｓ／
Ｃｏは非常に小さな値になる。従ってΔｖ９は非常に微
少′！ｉ：信号となっている。
メモリセル１つないで高集積大容量のメモリマトリクス
にしてめる几め、Ｃ１ｌ＜＜Ｃ０％ ｉ’なわちＣｓ／
Ｃｏは非常に小さな値になる。従ってΔｖ９は非常に微
少′！ｉ：信号となっている。
読み取９ｃ１）基準信号
このような微少な信号を検出するための基準としてダミ
ーセ＃Ｄ−ＣＥＬが用いられる。Ｄ−ＣＥＬはキャパシ
タＣｄｓ の容量値がＣｓのほぼ半分でるることｔ除き
、Ｍ−ＣＥＬ と同じ製造条件、同じ設計定数で作られ
ている。ｃｄ、ｉ、ｔアドレスに先立ってＭＩＳＦＥＴ
ＱＤ２に二って擬地電位に充電（他方の電極ｆｊ Ｖｃ
ｅに固定） さ九ている。
ーセ＃Ｄ−ＣＥＬが用いられる。Ｄ−ＣＥＬはキャパシ
タＣｄｓ の容量値がＣｓのほぼ半分でるることｔ除き
、Ｍ−ＣＥＬ と同じ製造条件、同じ設計定数で作られ
ている。ｃｄ、ｉ、ｔアドレスに先立ってＭＩＳＦＥＴ
ＱＤ２に二って擬地電位に充電（他方の電極ｆｊ Ｖｃ
ｅに固定） さ九ている。
したがって、アドレス時に共通のカラムデータ線ＤＬに
与える信号変化量ΔＶＲは、メそリセルのそれ（ΔＶｓ
）と同様に次式で表わされる。ただし、Ｖｐｗ ｕ Ｍ
ＩＳＦＥＴ ＱＤ！ のゲート電圧、Ｖｔｈ’はＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ Ｄａのしきい値電圧でろる。
与える信号変化量ΔＶＲは、メそリセルのそれ（ΔＶｓ
）と同様に次式で表わされる。ただし、Ｖｐｗ ｕ Ｍ
ＩＳＦＥＴ ＱＤ！ のゲート電圧、Ｖｔｈ’はＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ Ｄａのしきい値電圧でろる。
ΔＶＲ＝ （ＶＤＷ −Ｖｔｈ’ ） ・Ｃ（１３／Ｃ
。
。
ｖｏｗ” ＶＣＣとすると、ΔＶＲは次式で表わされる
。
。
ΔＶＲ＝ （Ｖｃｃ Ｖｔｈ’ ） Ｃｄｓ／ Ｃ。
前述１〜定ようにＣｄｓはＣｓ の約半分に設定されて
いるため、ΔＶＲは ΔＶｓのほぼ半分に等しい。した
がって、メモリセんのデータ線ＤＬに与える電位変化が
ダミーセルのそｆｌ（ΔＶＲ）ニジ小さい〃１大きいか
で １”、”０”の情報が判別できる。
いるため、ΔＶＲは ΔＶｓのほぼ半分に等しい。した
がって、メモリセんのデータ線ＤＬに与える電位変化が
ダミーセルのそｆｌ（ΔＶＲ）ニジ小さい〃１大きいか
で １”、”０”の情報が判別できる。
各回路の配置
ＳＡ＋ ｎアドレス時に生ずるこの工つな電位変化の差
ケ、タイミング信号（センスアンプ制御信号）φｍ’Ａ
で決まるセンス期間に拡大するセンスアンプでろり（Ｇ
作は後述する）、１対の平行に配置さＯＸ相補デー、Ｊ
ＪｉＤＬｌ−１ｒ ＤＬＩ−１にその入出カッ−ドが結
合されている。データ線ＤＬＩＩ ＊ ＤＬＲ−１に結
合されるメモリセルの数は検出精度を上げるため等しく
さｎ、 ＤＬ １−１ 。
ケ、タイミング信号（センスアンプ制御信号）φｍ’Ａ
で決まるセンス期間に拡大するセンスアンプでろり（Ｇ
作は後述する）、１対の平行に配置さＯＸ相補デー、Ｊ
ＪｉＤＬｌ−１ｒ ＤＬＩ−１にその入出カッ−ドが結
合されている。データ線ＤＬＩＩ ＊ ＤＬＲ−１に結
合されるメモリセルの数は検出精度を上げるため等しく
さｎ、 ＤＬ １−１ 。
ＤＬＩ−１のそれぞれに１個ずつダミーセルが結合され
ている。また各メモリセルに１本のワード線ＷＩ、と相
補対データ線の一方との間に結合される。
ている。また各メモリセルに１本のワード線ＷＩ、と相
補対データ線の一方との間に結合される。
各ワード線ＷＬは双方のデータ線対と交差しているので
、ワード線ＷＬに生じる雑音成方が静電結合にＬ９デー
タ線にのりても、その雑音成分は双方のデータ線に等し
く現われ、差動型のセンスアンプ５ＡＩＣｊって相殺さ
れる。
、ワード線ＷＬに生じる雑音成方が静電結合にＬ９デー
タ線にのりても、その雑音成分は双方のデータ線に等し
く現われ、差動型のセンスアンプ５ＡＩＣｊって相殺さ
れる。
相補テータ線対し）Ｌｌ−、、ＬＩ Ｌｌ−、の−Ｔ）
５に結合されたメモリセルか選択さ彊、几場合、他方の
データ線に舷必ずダミー七ルが結合さノ１−る↓うｌ対
のり゛ミルワード線り！１／ＬＸ−、、ＤＷＬＩ−２の
一方が選択される。
５に結合されたメモリセルか選択さ彊、几場合、他方の
データ線に舷必ずダミー七ルが結合さノ１−る↓うｌ対
のり゛ミルワード線り！１／ＬＸ−、、ＤＷＬＩ−２の
一方が選択される。
このセンス・アンプ５ＡＩＱづ、１対の交差結合さｎｆ
ｃ Ｍ−ｊｓＦ’Ｅ’ｌ？ Ｑｓｉ ＋ Ｑ Ｓ
ＴＩ ’ａ：’ｐ Ｌ、 七’：ｆ’ｌ−６’７）
ｉＥ帰帰還作用Ｃニジ９微少な信号を差動的に増幅−（
゛る。
ｃ Ｍ−ｊｓＦ’Ｅ’ｌ？ Ｑｓｉ ＋ Ｑ Ｓ
ＴＩ ’ａ：’ｐ Ｌ、 七’：ｆ’ｌ−６’７）
ｉＥ帰帰還作用Ｃニジ９微少な信号を差動的に増幅−（
゛る。
この正帰還動作はＭＩＳＦＥＴＱＳＩ。がタイミング信
号（センスアンプ制御信号）φｌ’Ａ ＶＣ工って導通
し始めると同時に開始され、アドレシング時に与えられ
た電位差にもとづき、高い方のデータ線１位（Ｖｎ、）
は遅い速度で低い方のそれ（ＶＬ）は速い速度で共にそ
の差が広かＶながら下降していく。
号（センスアンプ制御信号）φｌ’Ａ ＶＣ工って導通
し始めると同時に開始され、アドレシング時に与えられ
た電位差にもとづき、高い方のデータ線１位（Ｖｎ、）
は遅い速度で低い方のそれ（ＶＬ）は速い速度で共にそ
の差が広かＶながら下降していく。
こうしてＶｔが交差結合ＭＩＳＦＥＴ のしきい値電
圧Ｖｔｈに下降し九とき正帰還動作が終了し、Ｖａの下
降鉱Ｖｅｃ、、１：り小さく ｖｔｈ工９大きい電位（
て留すると共に、ＶＬは最終的にはｏｖに到達する。
圧Ｖｔｈに下降し九とき正帰還動作が終了し、Ｖａの下
降鉱Ｖｅｃ、、１：り小さく ｖｔｈ工９大きい電位（
て留すると共に、ＶＬは最終的にはｏｖに到達する。
７ トレッシングの際、一旦破壊されたメモリセルの記
憶情報は、このセンス動作によって得ら九たＶＨもしく
にＶＬの電位ケその１１受（弓゛取ることによって回復
する（再８さ込みさｊ′Ｌる〕。
憶情報は、このセンス動作によって得ら九たＶＨもしく
にＶＬの電位ケその１１受（弓゛取ることによって回復
する（再８さ込みさｊ′Ｌる〕。
し７：ｌ）シながら、Ｖ＋ｉがＶ（・Ｃに対して一定以
上落ち込むと、何回で）読み川し、１４傅き込みケ繰り
返しているうちに論理“０“とじて読ろ・−取られると
ころの誤動作がコニじる。この毅ム勧ト′Ｌヶ防ぐ定め
に設けら′ｔしたのがアクティブリストア回Ｅ ＡＲＩ
で柔硬つ、このＡＲ，ｌは、Ｖｔｉ心対して（−河らの
影響？与えずＶＨのみ金選択的にｖｃｅの電位にブース
トする働きがめる。ＣＢＩＩ及びＣＢ＋２は図面左側の
端子に印加さｎる電圧に応じてその静電容量が変化する
ＭＩＳ型可変可変容量素子）り、論理的にはしきい値電
圧Ｖｔｈ を基準として高い電圧でキャパシタができ
、低い方の電圧でキャパシタができないと理解さ肛ル。
上落ち込むと、何回で）読み川し、１４傅き込みケ繰り
返しているうちに論理“０“とじて読ろ・−取られると
ころの誤動作がコニじる。この毅ム勧ト′Ｌヶ防ぐ定め
に設けら′ｔしたのがアクティブリストア回Ｅ ＡＲＩ
で柔硬つ、このＡＲ，ｌは、Ｖｔｉ心対して（−河らの
影響？与えずＶＨのみ金選択的にｖｃｅの電位にブース
トする働きがめる。ＣＢＩＩ及びＣＢ＋２は図面左側の
端子に印加さｎる電圧に応じてその静電容量が変化する
ＭＩＳ型可変可変容量素子）り、論理的にはしきい値電
圧Ｖｔｈ を基準として高い電圧でキャパシタができ
、低い方の電圧でキャパシタができないと理解さ肛ル。
タイミング信号（アクティブリストア制御信号）φｒｇ
に＝りてＭＩＳＦＥＴ Ｑ８４ ＋ ＱｓＧが導通した
とき、ｖｕｏｔ位にめるデータ線餡＝属する可変容量素
子ＣＢが充電さｎｌ、次（（タイミング信号（アクティ
ブリストア制御信号〕φｒｓがハイレベルになつ友とき
そのデータ線に属するＭＩＳＦＪＥＴＱ３１１又（・ユ
Ｑｓｙのゲート電位がＶｅｅニジ充分高くなり ＶＢ
ｏｔ位はＶｅｃに回復さｆ’Ｌる。この場合、Ｑａｓ
、 Ｑｓγの電力損失を小さく１−るためそれぞれのＶ
ｔｈは拳印のない他のＭＩＳ１弔Ｔに比べ小さく設計さ
れている。
に＝りてＭＩＳＦＥＴ Ｑ８４ ＋ ＱｓＧが導通した
とき、ｖｕｏｔ位にめるデータ線餡＝属する可変容量素
子ＣＢが充電さｎｌ、次（（タイミング信号（アクティ
ブリストア制御信号〕φｒｓがハイレベルになつ友とき
そのデータ線に属するＭＩＳＦＪＥＴＱ３１１又（・ユ
Ｑｓｙのゲート電位がＶｅｅニジ充分高くなり ＶＢ
ｏｔ位はＶｅｃに回復さｆ’Ｌる。この場合、Ｑａｓ
、 Ｑｓγの電力損失を小さく１−るためそれぞれのＶ
ｔｈは拳印のない他のＭＩＳ１弔Ｔに比べ小さく設計さ
れている。
（本発明によるメモリセルの構造）
第１図は、不発明の一笑苑例ゲ示−ｊ断面図でゎる。本
丈捲例ｋｍＤ／ＲＡＭメモリセルに適用し九個であり、
第２図にその平面パターン葡示す。なお、第１図に第２
図のＩ−Ｉ断面図に相当する）。図中１はＰ形単結晶Ｓ
ｔ 基板でめ９．２はこの基板１の表面に形成さｎ九溝
の内壁全覆って形成さ′ｔ′Ｌ友５ｉＣｈ膜からなる絶
縁膜、３はこの溝内壁から溝局辺の平坦部の基板１上ま
で延在するように形成されｔポリＳ【からなるキャパシ
タの一方の電極としての第１の導電性層、４はキャパシ
タゲート絶縁膜、５１−を溝内の窒隙ｒ埋めハ・つゲー
ト絶（を膜４企介して第１の導電性Ｎ３に対向する工う
に形成されたポリＳｉ からなるキャパシタの他方の！
極としての纂２の導電性層、６はｇ４接する溝間平坦部
の基板１上に配置されたトランスファＭＯＳトランジス
タのゲートを極お工び配線（ワード線ＷＬ）、７は隣接
する上記ゲート電極お工ひ配線５間の基板１表面に共通
して配置され７ｔＮ“領域からなるＭＯＳ トランジ
スタのノース／ドレイン領域８は同しくＮ＋領域刀・ら
なるソース／′ドレイン領域、９は基板１表面の第１の
導電性層３が接する領域に位置し、第１の導ｔａ層とソ
ース／′ドレイン領域とｔ連結するＮ領域、１０はＭＯ
Ｓ ）ランジスタのゲート絶縁膜、ｉ’ｉ、１２は層
間絶縁膜、１３はＡｔからなる配線（データ線ＤＬ）、
１４はチャネルカットＰ＋領域、１５はコンタクト孔を
示”ｊ０ 図から明らかなＩうに、溝内壁に絶縁膜２、第１の導電
性層３、ゲート絶縁膜４ｔ−１［底形成し最後に第２の
導電性層５を埋めた基本構成金有し、キャパシタ領域が
絶縁膜２で覆われて十分なα線耐量？保持゛Ｔる一力、
荷内壁の基板に当該基板と反対導電形の半導体領域全形
成しかつ肖該溝内壁業ゲート絶縁膜で覆った後場ｔａ層
で埋めてキャパシタとする従来のプロセスｔわず〃λに
変更するのみで形成可能である。
丈捲例ｋｍＤ／ＲＡＭメモリセルに適用し九個であり、
第２図にその平面パターン葡示す。なお、第１図に第２
図のＩ−Ｉ断面図に相当する）。図中１はＰ形単結晶Ｓ
ｔ 基板でめ９．２はこの基板１の表面に形成さｎ九溝
の内壁全覆って形成さ′ｔ′Ｌ友５ｉＣｈ膜からなる絶
縁膜、３はこの溝内壁から溝局辺の平坦部の基板１上ま
で延在するように形成されｔポリＳ【からなるキャパシ
タの一方の電極としての第１の導電性層、４はキャパシ
タゲート絶縁膜、５１−を溝内の窒隙ｒ埋めハ・つゲー
ト絶（を膜４企介して第１の導電性Ｎ３に対向する工う
に形成されたポリＳｉ からなるキャパシタの他方の！
極としての纂２の導電性層、６はｇ４接する溝間平坦部
の基板１上に配置されたトランスファＭＯＳトランジス
タのゲートを極お工び配線（ワード線ＷＬ）、７は隣接
する上記ゲート電極お工ひ配線５間の基板１表面に共通
して配置され７ｔＮ“領域からなるＭＯＳ トランジ
スタのノース／ドレイン領域８は同しくＮ＋領域刀・ら
なるソース／′ドレイン領域、９は基板１表面の第１の
導電性層３が接する領域に位置し、第１の導ｔａ層とソ
ース／′ドレイン領域とｔ連結するＮ領域、１０はＭＯ
Ｓ ）ランジスタのゲート絶縁膜、ｉ’ｉ、１２は層
間絶縁膜、１３はＡｔからなる配線（データ線ＤＬ）、
１４はチャネルカットＰ＋領域、１５はコンタクト孔を
示”ｊ０ 図から明らかなＩうに、溝内壁に絶縁膜２、第１の導電
性層３、ゲート絶縁膜４ｔ−１［底形成し最後に第２の
導電性層５を埋めた基本構成金有し、キャパシタ領域が
絶縁膜２で覆われて十分なα線耐量？保持゛Ｔる一力、
荷内壁の基板に当該基板と反対導電形の半導体領域全形
成しかつ肖該溝内壁業ゲート絶縁膜で覆った後場ｔａ層
で埋めてキャパシタとする従来のプロセスｔわず〃λに
変更するのみで形成可能である。
次に、このような半導体装置の具体的な製造方法の一例
を第３図ないし第１４図を用いて説明する。
を第３図ないし第１４図を用いて説明する。
はじめに、比較的高い比抵ｖｒ、ケ有する。Ｐ形単結晶
Ｓｉ基板１の表面に熱酸化にＬ９〜１５０Ａ程度の５ｉ
（ｈ農を生成させ、さらにＬＰＣＶＤ （、減圧ＣＶＤ
）法ＶＣＬ９ＳｌｓＮａ膜ｋ 〜３００Ａ程度堆積させ
てＳ ｉ Ｏｘ ／Ｓ ｉｓ Ｎ４２ ）＊膜を形成し
ｆｃ後、オドリングラフィお工びエツチングに工りＬＯ
ＧＯ８酸化膜形成領域のみの上記２１ｉ膜を除去する。
Ｓｉ基板１の表面に熱酸化にＬ９〜１５０Ａ程度の５ｉ
（ｈ農を生成させ、さらにＬＰＣＶＤ （、減圧ＣＶＤ
）法ＶＣＬ９ＳｌｓＮａ膜ｋ 〜３００Ａ程度堆積させ
てＳ ｉ Ｏｘ ／Ｓ ｉｓ Ｎ４２ ）＊膜を形成し
ｆｃ後、オドリングラフィお工びエツチングに工りＬＯ
ＧＯ８酸化膜形成領域のみの上記２１ｉ膜を除去する。
次いで残った２ＨＩ膜をマスクとしてホウ素イオンＢ４
’１５Ｘ１０１２個／１Ｍ２程度打込み、さらに水蒸気
雰囲気中でこの基板１を加熱して熱酸化全行なうことＫ
Ｊ、！Ｉ 〜４０００Ａ程度のＬＯＣＯ８Ｓ ｉ（ｈｇ
２１お工びその下のＰ＋領域２２’に形成する。その後
、上記２層膜全酸エツチングにＪ：り除去する。次に、
上述し友と同様の５ｉｎｓ膜２３お工び５ｉｓＮ４膜２
４〃為らなるＳｉＯ雪／Ｓｉ３ Ｎ４２７＠膜２５才再
度形成し、ホトリングラフィお工びエツチングに１９キ
ヤパシタ領域と丁べき溝形成領域のみ除去するバターニ
ング上行なった後、このバターニングに使用したレジス
ト膜／ Ｓ ｉＯｚ ＠ ２３ ／ Ｓ ｉｓＮ＜膜２
４の３層？マスクとしてリアクティブイオンエツチング
（ＲＩＥ）全行ない、基板１に＠ （Ｗｌ ）〜１．Ｕ
μｍＸ９さ３−６ μｎ１程度の＃２６’に形成する。
’１５Ｘ１０１２個／１Ｍ２程度打込み、さらに水蒸気
雰囲気中でこの基板１を加熱して熱酸化全行なうことＫ
Ｊ、！Ｉ 〜４０００Ａ程度のＬＯＣＯ８Ｓ ｉ（ｈｇ
２１お工びその下のＰ＋領域２２’に形成する。その後
、上記２層膜全酸エツチングにＪ：り除去する。次に、
上述し友と同様の５ｉｎｓ膜２３お工び５ｉｓＮ４膜２
４〃為らなるＳｉＯ雪／Ｓｉ３ Ｎ４２７＠膜２５才再
度形成し、ホトリングラフィお工びエツチングに１９キ
ヤパシタ領域と丁べき溝形成領域のみ除去するバターニ
ング上行なった後、このバターニングに使用したレジス
ト膜／ Ｓ ｉＯｚ ＠ ２３ ／ Ｓ ｉｓＮ＜膜２
４の３層？マスクとしてリアクティブイオンエツチング
（ＲＩＥ）全行ない、基板１に＠ （Ｗｌ ）〜１．Ｕ
μｍＸ９さ３−６ μｎ１程度の＃２６’に形成する。
次にレジスト１除去、清浄化した後窒化ホウ素ＢＮウニ
へ全ソースとしたホウ素気相拡散によりホウ素？溝２６
内面にデポジションし表面濃度〜１０１８個／−３程度
のＰ形Ｊｆ！Ｊ’を形成する。次に、ＳｉＯ富／Ｓ ｉ
３Ｎ４２層膜２５ｔマスクとしてウェット酸化全行なう
ことに工９、溝２６内のみに〜２０００＾程度（７）
ＬＯＣＯ８５ｉｎｓ膜２Ｔとそ０下ＫＰ”Ｎｌ２８が形
成さ肛る（第３図）。なお、溝２６内面にホウ素気相拡
散させる方法としては、例えば第４図に示す工うに基板
１とＢＮＮウニ・２９と全−足圧Ｍｄだけ離して対向さ
せ、Ｏｉ”Ｎｓの混合低圧ガス雰囲気中で行なう対抗法
がある。第４図中、３０は上記基板１お↓びＢＮウエノ
＼を対向させて保持する石英治具でるる。ま九、５ｉｏ
ｚ膜２７の膜厚に、これに接するＰ”／１１２８表面の
反転防止のために２０００〜５０００Ａ 程度まで厚く
しても工い。なお溝内のＳ１０！膜２Ｔの膜厚が大きい
場合には、膜生成に伴りストレス？緩和するため、＆噂
の底部お工び溝周縁部のエツチング表面を滑らかにテる
必要かめる。例えば篩の底部はＭ５図に示す工うに半円
状のＭ面？もつ工りンこする。また、溝周縁部にも第６
図に破線で示したＬうに丸み形状を与える必要がめる。
へ全ソースとしたホウ素気相拡散によりホウ素？溝２６
内面にデポジションし表面濃度〜１０１８個／−３程度
のＰ形Ｊｆ！Ｊ’を形成する。次に、ＳｉＯ富／Ｓ ｉ
３Ｎ４２層膜２５ｔマスクとしてウェット酸化全行なう
ことに工９、溝２６内のみに〜２０００＾程度（７）
ＬＯＣＯ８５ｉｎｓ膜２Ｔとそ０下ＫＰ”Ｎｌ２８が形
成さ肛る（第３図）。なお、溝２６内面にホウ素気相拡
散させる方法としては、例えば第４図に示す工うに基板
１とＢＮＮウニ・２９と全−足圧Ｍｄだけ離して対向さ
せ、Ｏｉ”Ｎｓの混合低圧ガス雰囲気中で行なう対抗法
がある。第４図中、３０は上記基板１お↓びＢＮウエノ
＼を対向させて保持する石英治具でるる。ま九、５ｉｏ
ｚ膜２７の膜厚に、これに接するＰ”／１１２８表面の
反転防止のために２０００〜５０００Ａ 程度まで厚く
しても工い。なお溝内のＳ１０！膜２Ｔの膜厚が大きい
場合には、膜生成に伴りストレス？緩和するため、＆噂
の底部お工び溝周縁部のエツチング表面を滑らかにテる
必要かめる。例えば篩の底部はＭ５図に示す工うに半円
状のＭ面？もつ工りンこする。また、溝周縁部にも第６
図に破線で示したＬうに丸み形状を与える必要がめる。
次に、酸エツチングに工９２層膜２１−除去した後、熱
酸化により〜３０００Ａの ５１０ｍ膜全生成させ、ホ
トリソグラフィお工びエツチングに工９トランスファＭ
Ｏ８）ランジスタとなるヘキ領域ＡＸ Ａ！ Ａｓ Ａ
４にのみ当該５ｉＯｚ膜３１才残し、それ？マスクとし
て〜１０１４個／ｃｍ２のＡｓイオン？打込み、Ｎ領域
３２全形底する（第６図）。なお、第６図上、Ｎ領域３
２の範囲およびＳ ｉｏ２膜２１（Ｚ）範囲金そｎ２ぞ
れ方向の異なる斜線？付して示してめる。次にＬＰＣＶ
Ｄ ＫＪり全面にポリＳｉｔ〜２０００Ａの厚さに堆積
させ、ＰＯＣ４ガス中で〜１０００℃程度の熱処理を行
なうことに工９上記ポリＳｔ層３３中に１０”〜ｌυ２
０個／ ａｎ ３のリン全デポジションする。さらにＡ
ｒガス中で９００〜１１００℃の熱処理全行ない、ポリ
Ｓｉ層３３のアニール全行なう（第７図）。
酸化により〜３０００Ａの ５１０ｍ膜全生成させ、ホ
トリソグラフィお工びエツチングに工９トランスファＭ
Ｏ８）ランジスタとなるヘキ領域ＡＸ Ａ！ Ａｓ Ａ
４にのみ当該５ｉＯｚ膜３１才残し、それ？マスクとし
て〜１０１４個／ｃｍ２のＡｓイオン？打込み、Ｎ領域
３２全形底する（第６図）。なお、第６図上、Ｎ領域３
２の範囲およびＳ ｉｏ２膜２１（Ｚ）範囲金そｎ２ぞ
れ方向の異なる斜線？付して示してめる。次にＬＰＣＶ
Ｄ ＫＪり全面にポリＳｉｔ〜２０００Ａの厚さに堆積
させ、ＰＯＣ４ガス中で〜１０００℃程度の熱処理を行
なうことに工９上記ポリＳｔ層３３中に１０”〜ｌυ２
０個／ ａｎ ３のリン全デポジションする。さらにＡ
ｒガス中で９００〜１１００℃の熱処理全行ない、ポリ
Ｓｉ層３３のアニール全行なう（第７図）。
次に、ホトリングラフィおよびエツチングにより、ボｌ
Ｊｓｉｍ３３に溝内部とその周縁領域ＭＩＭＩＭ３ Ｍ
４の範囲にのみ残して地金除去し穴径、５１０２膜３１
會除去する。この場合ＭＩ Ｍ２ Ｍ３Ｍ４領域はＬＯ
ＣＯ８ＳｉＯ２膜２１のパターンＬＩＬｚＬｓＬ＋の外
側に位置するようにマスク合せ７行なうが、Ｍ１〜Ｍ４
が図中破線で示したＭｌ’〜Ｍ４’のＩうＶＣＴ、＋〜
Ｌ４の内偵１に合せずわ一孕起こしてもか１わない。こ
バは、第６トγ１（（、示１−５たようにアクティブ領
域、ＡｌＡ２ Ａｌ−Ａ４ 、溝内部′！、−・工びＬ
ＯＣ（）Ｓ Ｓ ＋０２膜フ１領Ｉ還凭孕除いンクー
基叛１表υ丁１七千ｙ）さ■形化（Ｎ領域３２）しｒあ
ることＶＣ１丁イ）。
Ｊｓｉｍ３３に溝内部とその周縁領域ＭＩＭＩＭ３ Ｍ
４の範囲にのみ残して地金除去し穴径、５１０２膜３１
會除去する。この場合ＭＩ Ｍ２ Ｍ３Ｍ４領域はＬＯ
ＣＯ８ＳｉＯ２膜２１のパターンＬＩＬｚＬｓＬ＋の外
側に位置するようにマスク合せ７行なうが、Ｍ１〜Ｍ４
が図中破線で示したＭｌ’〜Ｍ４’のＩうＶＣＴ、＋〜
Ｌ４の内偵１に合せずわ一孕起こしてもか１わない。こ
バは、第６トγ１（（、示１−５たようにアクティブ領
域、ＡｌＡ２ Ａｌ−Ａ４ 、溝内部′！、−・工びＬ
ＯＣ（）Ｓ Ｓ ＋０２膜フ１領Ｉ還凭孕除いンクー
基叛１表υ丁１七千ｙ）さ■形化（Ｎ領域３２）しｒあ
ることＶＣ１丁イ）。
次に、ボ’ＩＳＩ！槽３３おＬび基板１の表面不、Ｔ酸
化し−Ｃ〜１００Ａ のＳｉ０？模勿形成し、次いでＴ
、Ｐ（”Ｖｌ）にｊ −ｐ 〜）、０（ＩＡのＳ ｉｓ
Ｎｉ ｆｌＪｋ、さら（ｙ、’Ｉの５１３Ｎ４膜の表
部を酸化して２０−３ ｔ） Ａ のＳ ｒ ０２
膜了セ：（↑＝ｆｆ さ−十寸一′、 Ｓ ｉ ０
２ ／Ｓ ｉｓ Ｎ４ 、’ Ｓ ｉ ０２ ３膚
摺造のゲ−ト憎縁膜３４に形成する（第８ド１゜第９図
）。
化し−Ｃ〜１００Ａ のＳｉ０？模勿形成し、次いでＴ
、Ｐ（”Ｖｌ）にｊ −ｐ 〜）、０（ＩＡのＳ ｉｓ
Ｎｉ ｆｌＪｋ、さら（ｙ、’Ｉの５１３Ｎ４膜の表
部を酸化して２０−３ ｔ） Ａ のＳ ｒ ０２
膜了セ：（↑＝ｆｆ さ−十寸一′、 Ｓ ｉ ０
２ ／Ｓ ｉｓ Ｎ４ 、’ Ｓ ｉ ０２ ３膚
摺造のゲ−ト憎縁膜３４に形成する（第８ド１゜第９図
）。
次に、Ｔ、Ｐ ＣＶ Ｄ ’ｃ用い、従ノ内盲−１完全
に’：Ｍ ’ｌ＞る、ｌ：うＶ′ＬＣ〜３０００−Ａ程
度＋７−Ｃポリ５（１１曽ケ全而ぐ・′：影形成、Ｐ
ＯＣｌ ｓブイス中Ｔ−１０００’Ｃ程度の熱処理全行
なうことにエリリン孕デポジションした債、ホトリソグ
ラフィお工びエツチングにエリアクチイブ領域Ａ＋−Ａ
２ ＡｓＡ４の当該ポリ；３１層？！１７除去する。）
このときの除去領域ＰＩ Ｐ２Ｐ３ Ｐ４に臥Ｐ＋Ｐａ
がＭ ＊ Ｍ ｓ Ｊ−’）４仰１に入Ｚ）ように、１
ｆｃＰＩ ＰｓはＡｔ Ａｘの（ＰｓＰ４はＡｓ Ａ
４の）外側に々る工うにパタ一二ソグする。次いでウェ
ット酸化雰囲気中で加熱することに、ｌ：９上記ポリＳ
ｉ層３５の表面に１５００−２００ＯＡ の３１０２膜
３６を形成し層間絶縁膜とするＣ１このＡら省、アクテ
ィブ領域にはゲー（・絶縁膜３４が残存し、その５ｈＮ
４膜のために５ｉ０２膜３６はそこに（グ生成さｎない
。−Ｃの後、アクティブ領域ＡＨＡ２ Ａ３ Ａｉ ｋ
ＳむＰ＋Ｐ、＋ＰｓＰａ領埴のゲー １・絶縁膜３４？
酸処理にニジ除去する（第１０図１．第１１図〕。
に’：Ｍ ’ｌ＞る、ｌ：うＶ′ＬＣ〜３０００−Ａ程
度＋７−Ｃポリ５（１１曽ケ全而ぐ・′：影形成、Ｐ
ＯＣｌ ｓブイス中Ｔ−１０００’Ｃ程度の熱処理全行
なうことにエリリン孕デポジションした債、ホトリソグ
ラフィお工びエツチングにエリアクチイブ領域Ａ＋−Ａ
２ ＡｓＡ４の当該ポリ；３１層？！１７除去する。）
このときの除去領域ＰＩ Ｐ２Ｐ３ Ｐ４に臥Ｐ＋Ｐａ
がＭ ＊ Ｍ ｓ Ｊ−’）４仰１に入Ｚ）ように、１
ｆｃＰＩ ＰｓはＡｔ Ａｘの（ＰｓＰ４はＡｓ Ａ
４の）外側に々る工うにパタ一二ソグする。次いでウェ
ット酸化雰囲気中で加熱することに、ｌ：９上記ポリＳ
ｉ層３５の表面に１５００−２００ＯＡ の３１０２膜
３６を形成し層間絶縁膜とするＣ１このＡら省、アクテ
ィブ領域にはゲー（・絶縁膜３４が残存し、その５ｈＮ
４膜のために５ｉ０２膜３６はそこに（グ生成さｎない
。−Ｃの後、アクティブ領域ＡＨＡ２ Ａ３ Ａｉ ｋ
ＳむＰ＋Ｐ、＋ＰｓＰａ領埴のゲー １・絶縁膜３４？
酸処理にニジ除去する（第１０図１．第１１図〕。
力、お、ポリＳ １層にリン紮デポジションする方法と
して妹、（はじめに薄いポリＳｌ僧全形成してリン業デ
ポジションした僕、さら（ｆζポリＳｌｋ堆積さ忙ても
工いし、リンドープポリＳｔ ｆ堆積させ、最後にリン
金デボンシＥ／する方１去ゲとってもよい、、また、〜
３００ＯＡのポリＳｉ層ケ生成させると、第１２図に示
す工う（１（二ニ（〕めり２０００ＡＴ幅Ｗ２＝４００
０Ａ （Ｗ３ 、Ｗ４ 、Ｗ５はイ、゛舊ぞれ〜２００
ＯＡ ）の溝は完全に埋せ９、さらに上部に同じｊ厚さ
ｔ、１＝２００ＯＡのポリＳｉが堆積しｔ形となる。、
次１八Ｔ〜１０００Ａ（ｔ、２）のポリ５ｘｉＣ＝９、
上部には〜３０００ Ａのボ’ＪＳｉ＃が形成さｊ−る
。この状態で酸化を行なうこと４（↓す、ボ！ｌ５１Ｍ
３ｓの表面ＴＯＳ Ａ０２ Ｌｉ４３６ ｔ：覆ツタ構
造が形成される。
して妹、（はじめに薄いポリＳｌ僧全形成してリン業デ
ポジションした僕、さら（ｆζポリＳｌｋ堆積さ忙ても
工いし、リンドープポリＳｔ ｆ堆積させ、最後にリン
金デボンシＥ／する方１去ゲとってもよい、、また、〜
３００ＯＡのポリＳｉ層ケ生成させると、第１２図に示
す工う（１（二ニ（〕めり２０００ＡＴ幅Ｗ２＝４００
０Ａ （Ｗ３ 、Ｗ４ 、Ｗ５はイ、゛舊ぞれ〜２００
ＯＡ ）の溝は完全に埋せ９、さらに上部に同じｊ厚さ
ｔ、１＝２００ＯＡのポリＳｉが堆積しｔ形となる。、
次１八Ｔ〜１０００Ａ（ｔ、２）のポリ５ｘｉＣ＝９、
上部には〜３０００ Ａのボ’ＪＳｉ＃が形成さｊ−る
。この状態で酸化を行なうこと４（↓す、ボ！ｌ５１Ｍ
３ｓの表面ＴＯＳ Ａ０２ Ｌｉ４３６ ｔ：覆ツタ構
造が形成される。
次に、ウェット酸化雰囲り４中で熱処理ケ行なうことに
↓９、ゲ−１・絶＠膜３４紫除去し土ＰλｐｉＰ３Ｐ４
領域匹改ぬ”？ｒ １００〜２００ Ａのゲート５ｉ０
２膜３ＴでＣ生成させり後、ポリ５ｉｉ３８Ａとタン′
ゲステン・ンリサイド層３８Ｂ の２層膜ケ形成シ５、
ホトリングラフィお工びエン°ナングｒ：ｒｖｙ−トを
極お工び配線３８奮形成する。次に、ヒ素の高濃反（〜
１０１５ｃｙｎ−２）イオン打込みｔ−行なうと、Ｍｌ
へノ【１Ｍ ｓ ＰＡ□４領域と Ｐ象Ｐ２ Ｐ３ Ｐ
４ 領域とのオーバー ラップ領域のポリ別層３３お
よびこむ、とゲート電極おｒび配線３８との間に挾まれ
た基板１０表面（′このみ選択的にヒ素イオンが打込ま
れ、ソース、／′ド１ツイン領域お工びその一方とポリ
Ｓ１層３３ との連詰部としてのＮ＋領域３９が形成さ
れる（第１３図、第１４図）。なお、第１３図上、トＴ
１領域３９の範囲ケ酬線〒付１〜て示してめる。
↓９、ゲ−１・絶＠膜３４紫除去し土ＰλｐｉＰ３Ｐ４
領域匹改ぬ”？ｒ １００〜２００ Ａのゲート５ｉ０
２膜３ＴでＣ生成させり後、ポリ５ｉｉ３８Ａとタン′
ゲステン・ンリサイド層３８Ｂ の２層膜ケ形成シ５、
ホトリングラフィお工びエン°ナングｒ：ｒｖｙ−トを
極お工び配線３８奮形成する。次に、ヒ素の高濃反（〜
１０１５ｃｙｎ−２）イオン打込みｔ−行なうと、Ｍｌ
へノ【１Ｍ ｓ ＰＡ□４領域と Ｐ象Ｐ２ Ｐ３ Ｐ
４ 領域とのオーバー ラップ領域のポリ別層３３お
よびこむ、とゲート電極おｒび配線３８との間に挾まれ
た基板１０表面（′このみ選択的にヒ素イオンが打込ま
れ、ソース、／′ド１ツイン領域お工びその一方とポリ
Ｓ１層３３ との連詰部としてのＮ＋領域３９が形成さ
れる（第１３図、第１４図）。なお、第１３図上、トＴ
１領域３９の範囲ケ酬線〒付１〜て示してめる。
次いで層間絶縁膜１２として５０００〜８０００ＡのＰ
ＳＧ １ｌｊｌ ｆデポジションし、ホトリソグラフ
ィおＬびエツチングに！りコンタクト孔１５孕ろけ′ｆ
ｒ、後ＡｔＭ膜を全面に形成し、ホトリソグラフィふ・
工びエツチング１行なってＭ配線１３７ｒ形成すること
に、ｘ、す、第１図おＩび第２図に示したと同様のメモ
リセル構造が得うｎ Ｚ）。
ＳＧ １ｌｊｌ ｆデポジションし、ホトリソグラフ
ィおＬびエツチングに！りコンタクト孔１５孕ろけ′ｆ
ｒ、後ＡｔＭ膜を全面に形成し、ホトリソグラフィふ・
工びエツチング１行なってＭ配線１３７ｒ形成すること
に、ｘ、す、第１図おＩび第２図に示したと同様のメモ
リセル構造が得うｎ Ｚ）。
前述しに↓うに、アクティブ領域、ＩＩ領領域工びＬＯ
ＣＯ８５１０ｇ膜２１領域？除い友基板１表面ヶ予めＮ
形化しておくこと（（よ、！ｌ、第１７ｍポリ５ｉＩ−
３３のバターニングを行なうマスクの月合せ余裕會充分
に大きくとることができる。つ′！９、このＮ形化ｔし
ておかないと、第１１１ポリＳｔ ［３３の端部がＴ、
０ＣＯ８Ｓｉｎｇ膜２１膜端１まで達せずその間に隙間
ができてしてつ友場合、後に第２層ポリＳ］層３５に形
成し九ときにその隙間において当該第２１１ポリＳ１層
３５がＰ形の基板１に直接接触してしまう不都合全土じ
るが、Ｎ形層３２音形成しておりは、このような短絡全
回送することができる。
ＣＯ８５１０ｇ膜２１領域？除い友基板１表面ヶ予めＮ
形化しておくこと（（よ、！ｌ、第１７ｍポリ５ｉＩ−
３３のバターニングを行なうマスクの月合せ余裕會充分
に大きくとることができる。つ′！９、このＮ形化ｔし
ておかないと、第１１１ポリＳｔ ［３３の端部がＴ、
０ＣＯ８Ｓｉｎｇ膜２１膜端１まで達せずその間に隙間
ができてしてつ友場合、後に第２層ポリＳ］層３５に形
成し九ときにその隙間において当該第２１１ポリＳ１層
３５がＰ形の基板１に直接接触してしまう不都合全土じ
るが、Ｎ形層３２音形成しておりは、このような短絡全
回送することができる。
甘だ、第２鳩ボ’ＪＳＩ層３５のパターニングを、その
端部〃く第１／−ポリＳｉ層３３の端部に対し７溝ｔ１
１］に向けて淡退丁／’Ｊ Ｌうに、つまジＰＩ Ｐ４
がＭＩ Ｍ２Ｍ３Ｍ４内に食い込む工うに行なうこ
とに↓９、Ｎ４領域３９の形成によりトランスファＭＯ
Ｓトランジスタのソース、／ドレイン領域を形成１°る
と同時に当該ソース／ドレイン領域と第１１？＃ボＵＳ
ｉ層３３と？、Ｌ連請させることができる。なお、Ｎ形
１３２に、このソース、″ドレ’１７領域と第１層ポリ
Ｓｉ翁ｇＪ３３とのル」の抵抗？低下させ、高速動作Ｖ
？−寄力丁Φ効果に万了る。
端部〃く第１／−ポリＳｉ層３３の端部に対し７溝ｔ１
１］に向けて淡退丁／’Ｊ Ｌうに、つまジＰＩ Ｐ４
がＭＩ Ｍ２Ｍ３Ｍ４内に食い込む工うに行なうこ
とに↓９、Ｎ４領域３９の形成によりトランスファＭＯ
Ｓトランジスタのソース、／ドレイン領域を形成１°る
と同時に当該ソース／ドレイン領域と第１１？＃ボＵＳ
ｉ層３３と？、Ｌ連請させることができる。なお、Ｎ形
１３２に、このソース、″ドレ’１７領域と第１層ポリ
Ｓｉ翁ｇＪ３３とのル」の抵抗？低下させ、高速動作Ｖ
？−寄力丁Φ効果に万了る。
さら）に、Ｊ：述１−ノ之実施汐りによｎ２ば、溝内全
領域にＰ＋層２８を設シブたことｔてよｐ、キャパシタ
奮構成する力１層ポリＳｉ膚３３の電位が′″ｈｉｇｈ
’ｈｉｇｈ’レベルきのＰ形の基板１表面の反転？防ぐ
ことができる。このよう１反転は、キャパシタ領域の）
らの電荷のリーク金招来し、メモリ特性、すなわちメモ
リ可能時間金着しく低下させるため、これ【防止するこ
とはきわめて有用でめる。また、上述して辷実施ｆ１１
では例えばＢＮ対抗法等により予め溝内にホウ素をデボ
ジンヨンしでおくことにニジ、つｘットｅ化Ｖこ（、′
：）ｌｕ内（Ｄ ＬＯＣＯ８５ｉＯｚ膜２′ｒと−ｔの
下のＰ＋７■２８と火同時に形成Ｔることができる。
領域にＰ＋層２８を設シブたことｔてよｐ、キャパシタ
奮構成する力１層ポリＳｉ膚３３の電位が′″ｈｉｇｈ
’ｈｉｇｈ’レベルきのＰ形の基板１表面の反転？防ぐ
ことができる。このよう１反転は、キャパシタ領域の）
らの電荷のリーク金招来し、メモリ特性、すなわちメモ
リ可能時間金着しく低下させるため、これ【防止するこ
とはきわめて有用でめる。また、上述して辷実施ｆ１１
では例えばＢＮ対抗法等により予め溝内にホウ素をデボ
ジンヨンしでおくことにニジ、つｘットｅ化Ｖこ（、′
：）ｌｕ内（Ｄ ＬＯＣＯ８５ｉＯｚ膜２′ｒと−ｔの
下のＰ＋７■２８と火同時に形成Ｔることができる。
−ま九、第１層ボ１Ｊｓｉ／＠３３お↓びゲート絶縁膜
３４ケ形成りまた債の幅がちょうど埋−まるＬ′）な厚
σ以上に第２ノーボＵ Ｓｉ ｊ輸３５７．ｒ形成テる
ことにより、ＣのポリＳＩＩ曽３５４リヒと成″Ｔイ〕
女７ｔつを・二律斗にエッチバンク法を用いる必要がな
い。
３４ケ形成りまた債の幅がちょうど埋−まるＬ′）な厚
σ以上に第２ノーボＵ Ｓｉ ｊ輸３５７．ｒ形成テる
ことにより、ＣのポリＳＩＩ曽３５４リヒと成″Ｔイ〕
女７ｔつを・二律斗にエッチバンク法を用いる必要がな
い。
この町、うなメモリセルは、前述した工うｆ（各種の向
辺回路と同一基板上に同時Ｖ（Ｌ形成さ７Ｌる。し・１
えは第１５図は第１７図」−で圧土のＳＡ＋内にイｔ１
当するプし・チャージ回路の構ｌ戎ＩＺＩＩ ’ｔ ；
’＋−１丁平面ｌ１第１６図ｉ”ｔそ〕ＸＶＩ−ＸＶＩ
ｄｉ面図Ｔ 、６ ルカ、ＭＯ８電界効果トランジス
タＱ８！、ＱＦ１３間ケ分離するフィールド酸化膜５１
は、上述した本発明の実施例のメモリセル中の分離用絶
縁膜２１と同時１ｃ形成Ｔることができる。同様に、当
該フィールド酸化膜５１下ＶＣｆヤネルストツバとして
形成さｎるＰ＋領域５２ｉ４Ｐ＋分離領域と、上記ＭＯ
８トランジスタのソース／ドレイン領域５３．５４はソ
ース、／ドレイン領域７．８と、同１ニくゲート電極お
工ひ配線５５にゲート電極お、Ｉび配線６と、ゲート絶
縁膜５６μゲート絶縁展１０と、層間絶縁膜５１は層間
絶縁ｊｕ１１と、層間絶脈胸５８はｊｌｆ間絶縁膜１２
と、配、線５９．６０は配線１３とそれぞｔ′ＬＩＩｊ
Ｊ時に杉成さ！Ｌる。
辺回路と同一基板上に同時Ｖ（Ｌ形成さ７Ｌる。し・１
えは第１５図は第１７図」−で圧土のＳＡ＋内にイｔ１
当するプし・チャージ回路の構ｌ戎ＩＺＩＩ ’ｔ ；
’＋−１丁平面ｌ１第１６図ｉ”ｔそ〕ＸＶＩ−ＸＶＩ
ｄｉ面図Ｔ 、６ ルカ、ＭＯ８電界効果トランジス
タＱ８！、ＱＦ１３間ケ分離するフィールド酸化膜５１
は、上述した本発明の実施例のメモリセル中の分離用絶
縁膜２１と同時１ｃ形成Ｔることができる。同様に、当
該フィールド酸化膜５１下ＶＣｆヤネルストツバとして
形成さｎるＰ＋領域５２ｉ４Ｐ＋分離領域と、上記ＭＯ
８トランジスタのソース／ドレイン領域５３．５４はソ
ース、／ドレイン領域７．８と、同１ニくゲート電極お
工ひ配線５５にゲート電極お、Ｉび配線６と、ゲート絶
縁膜５６μゲート絶縁展１０と、層間絶縁膜５１は層間
絶縁ｊｕ１１と、層間絶脈胸５８はｊｌｆ間絶縁膜１２
と、配、線５９．６０は配線１３とそれぞｔ′ＬＩＩｊ
Ｊ時に杉成さ！Ｌる。
し発明の幼果Ｊ
以上説うｊした工９に、杢発すｊの午導体装ｈ−にＬｔ
ば、半導体基板１ｒＣｒｊｙｎｒｊた溝内部ケ絶縁股で
Ｑりた土で第１ｖ等箪性層、ゲート絶縁膜お；ひ第２の
４電性層で順次狸めてキャパシタとするとともに、第１
の導電性７ｊを溝縁部の半導体基板表面土に延在させて
トランスノアＭＯ８トランジスタのソース／ドレイン領
域に連結させたことＶｃ工９、溝形キャパシタを用い、
しかもα線耐ツ：の大きいメモリ構造全特殊なプロセス
に必要と一才ずｖＣ得Ｚ）ことができる、。
ば、半導体基板１ｒＣｒｊｙｎｒｊた溝内部ケ絶縁股で
Ｑりた土で第１ｖ等箪性層、ゲート絶縁膜お；ひ第２の
４電性層で順次狸めてキャパシタとするとともに、第１
の導電性７ｊを溝縁部の半導体基板表面土に延在させて
トランスノアＭＯ８トランジスタのソース／ドレイン領
域に連結させたことＶｃ工９、溝形キャパシタを用い、
しかもα線耐ツ：の大きいメモリ構造全特殊なプロセス
に必要と一才ずｖＣ得Ｚ）ことができる、。
ｔた本発明の製造方法に、１．ば、アクティブ領域、溝
領域お裏ひ素子分離領域を除いた半導体基板表面に反対
導電形の領域金形成し北上で溝内壁力葛ら上部の基板表
面上に延在１せた第１層ポリＳｉ翁を形成し、さらに第
１膚ボ’ＪＳｔＭ會溝縁部にあるその端部が第１膚ボ’
ＪＳｔ層端部工Ｖ後退する工うにパターニングし、その
後第２１？！ポリｓｉ層表面に形成した酸化間欠マスク
とするイオン打込みに行：少うことにエリ、上述し２次
構造がセルファライン的（ｃす１は十分な目金ぺ゛余裕
ケもって、容易に収早良く形成−Ｃきる。
領域お裏ひ素子分離領域を除いた半導体基板表面に反対
導電形の領域金形成し北上で溝内壁力葛ら上部の基板表
面上に延在１せた第１層ポリＳｉ翁を形成し、さらに第
１膚ボ’ＪＳｔＭ會溝縁部にあるその端部が第１膚ボ’
ＪＳｔ層端部工Ｖ後退する工うにパターニングし、その
後第２１？！ポリｓｉ層表面に形成した酸化間欠マスク
とするイオン打込みに行：少うことにエリ、上述し２次
構造がセルファライン的（ｃす１は十分な目金ぺ゛余裕
ケもって、容易に収早良く形成−Ｃきる。
第１図は本発明の−・夷抱世弓：示すメモリセルのｌｆ
ｆ１面図、第２図は平７１０図、第３Ｎないし第１４図
はその製造プロセスの−ｆ！Ｉケ示す断面図お工び平面
図、第１５図お・Ｌび第１６図は８辺（ロ）路の構成ｆ
１１’ｃ示す半面図おＪび断面図、第１？図は本発明が
適用される一例とし、てのＤ ／ＲＡ Ｍゲ示１“回路
構成図である。 １・・・・Ｐ形単１結晶Ｓｘ ）Ｘ阪、２・・・・絶縁
膜、３・・・・第１の導電性層、４・・・・キャパシタ
ゲート絶縁膜、５・・―φ第２の導電性層、７ 、８・
・・・ソース／ドレイン領域、９゜３２−・・―Ｎ領域
、２１．２７・・・・ＬＯＣＯ８ＳｉＯｚＪＰＡ 、
２６ ・ ・ ・ ・ ン；ｉ′ｊ；、 ３ ３
− − − −ｆｉｌ！ポリ５ｉＪＷＪ、３４・・・・
ゲート絶縁膜、３５争・・ ・第２層ボＩＪＳｉ膚、
３６ ・・ ・ ・５ｉ０２膜、３９・・・・Ｎ＋領領
域 ／″′ （・・ 代理人 弁理士 小 川 勝 男 ・ｆ第１図 第２図 第６図 第７図 第８図 第１３図 第１４図 第１５図 第１６図
ｆ１面図、第２図は平７１０図、第３Ｎないし第１４図
はその製造プロセスの−ｆ！Ｉケ示す断面図お工び平面
図、第１５図お・Ｌび第１６図は８辺（ロ）路の構成ｆ
１１’ｃ示す半面図おＪび断面図、第１？図は本発明が
適用される一例とし、てのＤ ／ＲＡ Ｍゲ示１“回路
構成図である。 １・・・・Ｐ形単１結晶Ｓｘ ）Ｘ阪、２・・・・絶縁
膜、３・・・・第１の導電性層、４・・・・キャパシタ
ゲート絶縁膜、５・・―φ第２の導電性層、７ 、８・
・・・ソース／ドレイン領域、９゜３２−・・―Ｎ領域
、２１．２７・・・・ＬＯＣＯ８ＳｉＯｚＪＰＡ 、
２６ ・ ・ ・ ・ ン；ｉ′ｊ；、 ３ ３
− − − −ｆｉｌ！ポリ５ｉＪＷＪ、３４・・・・
ゲート絶縁膜、３５争・・ ・第２層ボＩＪＳｉ膚、
３６ ・・ ・ ・５ｉ０２膜、３９・・・・Ｎ＋領領
域 ／″′ （・・ 代理人 弁理士 小 川 勝 男 ・ｆ第１図 第２図 第６図 第７図 第８図 第１３図 第１４図 第１５図 第１６図
Claims (1)
- 【特許請求の範囲】 １、半導体基板に溝を形成してその内壁を絶縁膜で覆い
、この溝領域に、上記絶縁膜を覆つて順次積層した第１
の導電体層およびゲート絶縁膜ならびに残つた上記溝を
完全に埋めて形成した第２の導電性層からなるキヤパシ
タを形成し、かつ第１の導電性層の一部を溝縁部の半導
体基板表面上まで延在させて当該半導体基板表面に形成
したトランスファＭＯＳ電界効果トランジスタのソース
／ドレイン領域に連結させたことを特徴とする半導体装
置。 ２、半導体基板のキャパシタ形成領域に溝を形成してそ
の内壁を絶縁膜で覆う工程と、上記溝領域およびトラン
スファＭＯＳ電界効果トランジスタを形成するアクティ
ブ領域ならびに素子分離領域を除いた半導体基板表面に
当該半導体基板と反対導電形の半導体領域を形成する工
程と、上記絶縁膜で覆われた溝内壁から溝縁部の半導体
基板表面上まで延在させて第１層ポリＳｉ層を形成する
工程と、この第１層ポリＳｉ層上にゲート絶縁膜を介し
て第２層ポリＳｉ層を形成し、その端部が第１層ポリＳ
ｉ層の端部より溝側に後退するようにパターニングする
工程と、この第２層ポリＳｉ層の表面を酸化しその酸化
膜をマスクとするイオン打込みにより露出した第１のポ
リＳｉ層端部およびその周辺の半導体基板表面に当該半
導体基板と反対導電形の高不純物濃度半導体領域を形成
してトランスファＭＯＳ電界効果トランジスタのソース
／ドレイン領域および当該ソース／ドレイン領域と第１
層ポリＳｉ層との連結部を形成する工程とを少なくとも
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177505A JPS6239050A (ja) | 1985-08-14 | 1985-08-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60177505A JPS6239050A (ja) | 1985-08-14 | 1985-08-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6239050A true JPS6239050A (ja) | 1987-02-20 |
Family
ID=16032078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60177505A Pending JPS6239050A (ja) | 1985-08-14 | 1985-08-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990011618A1 (fr) * | 1989-03-23 | 1990-10-04 | Oki Electric Industry Co., Ltd. | Procede de production de dispositifs semi-conducteurs |
| US9249895B2 (en) | 2007-09-10 | 2016-02-02 | Buerkert Werke Gmbh | Solenoid valve |
-
1985
- 1985-08-14 JP JP60177505A patent/JPS6239050A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990011618A1 (fr) * | 1989-03-23 | 1990-10-04 | Oki Electric Industry Co., Ltd. | Procede de production de dispositifs semi-conducteurs |
| US5120677A (en) * | 1989-03-23 | 1992-06-09 | Oki Electric Industry Co., Ltd. | Method for making a semiconductor device by doping with arsenic, of at least 25 wt. % into a polysilicon layer |
| US9249895B2 (en) | 2007-09-10 | 2016-02-02 | Buerkert Werke Gmbh | Solenoid valve |
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