JPH0281473A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ピッ）４％及びメモリ・セルの構成を改良した半導体記
憶装置に関し、 従来の製造プロセスを全く変更することなく、ビット線
容量を小さくして消費電力の低減を可能にすると共にＤ
ＲＡＭの特性及び機能に影響を与えることなくメモリ・
セル面積の縮小化を実現することを目的とし、 ビット線コンタクト領域である一つのソース領域及び該
ソース領域の両側をビット線と交わる方向に延在する一
対のワード線であるゲート電極及びチャネル領域を介し
て前記ソース領域と対向する蓄積電極コンタクト領域で
ある一対のドレイン領域及びそれぞれのドレイン領域上
に在る電荷蓄積キャパシタで構成される一対のメモリ・
セルを基本単位とするユニット・セルを備え、該ユニッ
ト・セルを一本のビット線の両側に沿わせる共に一方の
側に対して他方の側が２ピッチずれた状態で規則的に配
列して二本のユニット・セル列ヲなし且つ両ユニット・
セル列を構成する前記基本単位のユニット・セルは全て
前記−本のビット線に接続されてなるよう構成する。

〔産業上の利用分野〕

本発明は、ビット線及びメモリ・セルの構成を改良した
半導体記憶装置に関する。

近年、ダイナミック・ランダム・アクセス・メモリ　（
ｄｙｎａｍｉｃ　　ｒａｎｄｏｍ　　ａｃｃｅｓ　ｓ　
　ｍｅｍｏ　ｒ　ｙ　：　ＤＲＡＭ）は更に高集積化が
進展し、例えば１６Ｍビットのものが実用化されようと
している状態にある。

そのようなりＲＡＭに於いては、消費電力が著しく増大
するのは当然であり、従って、それに起因する多くの問
題を回避する為の対策が必要となる。例えば、前記した
ように消費電力が大きいことから、発熱量が大になって
、従来の標準的なパッケージがもたないので、回路を改
良して発熱を抑制するなどもその一つである。

〔従来の技術〕 現在までに、ＤＲＡＭは種々な面で長足の進歩を遂げて
来た。例えば、ビット線にしても、オープン・ピント線
形式から、雑音に耐性があるフォールプツト・ビット線
形式が現れ、また、メモリ・セルに於ける電荷蓄積キャ
パシタにしても、通常の三次元スタックド・キャパシタ
から始まって、電荷蓄積量が飛躍的に増大した樹枝状多
層スタックド・キャパシタが現れ、更に、その樹枝状多
層スタックド・キャパシタを改良したものが実現されて
いる。

第１３図は一般的な三次元スタツクド・キャパシタを持
つオープン・ビット線形式のＤＲＡＭを説明する為の要
部平面図を表している。

図に於いて、４１並びに４２はワード線である多結晶シ
リコンからなるゲート電極、５はビット線コンタクトｉ
ｆｆ域であるｎ＋型ソース領域、６は電荷蓄積キャパシ
タの蓄積電極コンタクト領域であるｎゝ型ドレイン領域
、７Ａはビット線コンタクト窓、７Ｂは蓄積電極コンタ
クト窓、８は電荷蓄積キャパシタの多結晶シリコンから
なる蓄積電極、１０は電荷蓄積キャパシタの多結晶シリ
コンからなる対向電極（セル・プレート）、１２はアル
ミニウム（Ａ１）やタングステン・シリサイド（ＷＳ＋
ｚ）などの金属からなるビット線をそれぞれ示している
。尚、図の右端及び下端に示した目盛に於けるａは最小
線幅、ｂ及びＣは位置合わせ余裕を示し、これらはセル
面積を比較するのに必要なものであり、これ等について
は後に説明する。

このＤＲＡＭに於いては、前記したように、Ｓ／Ｎの面
で問題があり、それを解消する為にフォールプツト・ビ
ット線形式のＤＲＡＭが開発された。

第１４図乃至第１６図は一般的な三次元スタツクド・キ
ャパシタを有するフォールプツト・ビット線形式のＤＲ
ＡＭ　（要すれば、［日経エレクトロニクスＪ　　１９
８５　６−３　　第２０９頁乃至第２３１頁　参照）を
説明する為の要部平面図、第１４図に見られる線Ｘ−Ｘ
に沿う要部切断側面図、要部回路図をそれぞれ表し、第
１３図に於いて用いた記号と同記号は同部分を示すか或
いは同じ意味を持つものとする。

図に於いて、１はｐ型シリコン半導体基板、２は二酸化
シリコン（ＳｉＯｚ）からなるフィールド絶縁膜、３は
Ｓ　ｉ　Ｏ２からなるゲート絶縁膜、７はＳｉＯ２から
なる層間絶縁膜、９は電荷蓄積キャパシタのＳｉＯ２か
らなる誘電体膜、１１は燐珪酸ガラス（ｐｈｏｓｐｈｏ
ｓｉｌｉｃａｔｅｇｌａｓｓ：ＰＳＧ）からなる層間絶
縁膜をそれぞれ示している。

このメモリ・セルに於いては、電荷蓄積キャパシタに蓄
積された電荷が記憶情報であるから、その電荷蓄積キャ
パシタに於ける容量が大きいほどＳ／Ｎが良好になる。

然しなから、ＤＲＡＭが微細化されるにつれ、電荷蓄積
キャパシタも面積を縮小しなければ成らない旨の制約を
受け、容量の不足が懸念されるようになった。

そこで、電荷蓄積量を飛躍的に増大させた樹枝状多層ス
タックド・キャパシタが登場した。

第１７図は樹枝状多層スタックド・キャパシタを持つＤ
ＲＡＭ　（要すれば、特願昭６２−２２０６３号を参照
）の要部切断側面図を表し、第１３図乃至第１６図に於
いて用いた記号と同記号は同部分を示すか或いは同じ意
味を持つものとする。

図から明らかなように、電荷蓄積キャパシタに於ける蓄
ａｔ電極８、誘電体膜９、対向電極１０はそれぞれ樹枝
状に張り出した部分をもっていることから、その容量は
第１２図乃至第１５図に見られる電荷蓄積キャパシタに
比較すると増加していることが明らかであり、この構成
を採る限り、例えば１６ＭビットのＤＲＡＭのように、
更に微細化する必要があるものに於いても充分に対処す
ることができ、容量に関しては何等の不安もなくなった
と考えて良い。

ところで、前記説明したように、第１７図に見られるＤ
ＲＡＭは容量に関しては充分であるが、大容量化したこ
とに起因して製造プロセスの面で問題が残った。即ち、
電荷蓄積キャパシタの丈が高くなったことに依って段差
が大きくなり、ビット線１２の形成が困難になったこと
である。然しながら、このような問題も既に解決された
。

第１８図及び第１９図は第１７図に見られるＤＲＡＭを
改良したそれを説明する為の要部平面図及び要部切断側
面図を表し、第１７図に於いて用いた記号と同記号は同
部分を示すか或いは同じ意味を持つものとする。

図に於いて、１３は窒化シリコン（Ｓｉ３Ｎ４）からな
る眉間絶縁膜、１４はＳ　ｉ　Ｏ２からなる眉間絶縁膜
、１５．１７．１９は多結晶シリコンからなる蓄積電極
、２０は５ｉ０２からなる誘電体膜、２１は多結晶シリ
コンからなる対向電極（セル・プレート）をそれぞれ示
している。尚、ビット線１２は多結晶シリコンとタング
ステン・シリサイド（ＷＳｉ２）を積層して構成され、
また、第１８図の右端及び下端に示した目盛は、第１２
図に示したそれと同様、セル面積を比較するのに必要な
ものであり、これについては後に説明する。

ここに見られるＤＲＡＭでは、ビット線１２が耐熱性材
料で構成されていることから、製造プロセスの初期の段
階、特に、電荷蓄積キャパシタを形成する前、従って、
大きな段差が存在しない状態で形成することができるの
で、第１６図に見られるＤＲＡＭの問題を完全に解消す
ることができるばかりか、電荷蓄積キャパシタに於ける
樹枝状の張り出し部分を更に多層にして大容量化するこ
とが可能である。

第２０図は第１８図及び第１９図について説明した加工
容易な半導体記憶装置に関する技術をオープン・ビット
ａ形式のＤＲＡＭに適用した場合について説明する為の
要部平面図であり、第１８図及び第１９図に於いて用い
た記号と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。

この図に於いても最小線幅などを示す目盛を付してあり
、これらについては他のものと同様に後に説明する。尚
、この従来例は本発明をなす為の検討段階で得られたも
のである。

〔発明が解決しようとする課題〕

前記したように、ＤＲＡＭを微細化するに際して、ビッ
ト線下層配置の樹枝状多層スタツクド・キャパシタを採
用することに依って、電荷蓄積キャパシタの容量に関す
る問題は殆ど解消されたと考えて良いが、更に大容量の
ＤＲＡＭ、例えば、１６ＭビットのＤＲＡＭを商業的に
実用化するには未だ問題なしとは言えない。

即ち、ビット線については、前記したように、オープン
・ビット線形式から雑音抑止に有利なフォールプツト・
ビット線形式に進化した旨を説明したが、前記樹枝状多
層スタツクド・キャパシタを採用することで、微細化し
た場合にも充分な容量を確保して良好なＳ／Ｎを得るこ
とができる見通しがついた現在となってみれば、フォー
ルプツト・ビット線形式に比較してビット線容量を小さ
くして出力信号電圧の増加及び消費電力の低減を図るこ
とができるオープン・ビット線形式の方が好ましい状態
となってきた。

唯、従来のオープン・ビット線形式そのもののＤＲＡＭ
では、ビット線容量の低減はそれ程期待できないし、長
年、フォールプツト・ビット線形式で培ってきたプロセ
ス的に確立した技術を無にすることは得策ではないので
、それを活かした新たなオープン・ビット線形式のＤＲ
ＡＭが必要と考えられる。

ここでビット線に於ける寄生容量に関して説明しよう。

第１３図乃至第２０図について説明した電荷蓄積キャパ
シタの容量をＣｃａｌいビットｖＡ１２に寄生する容量
をＣＩｌい初期ビット線電圧ｖ０、蓄積キャパシタ電圧
Ｖｌ、ワード線オン電圧■とすると、ワード線４１がオ
ンになった場合、ＣＩＩＬ■。十Ｃ（ｌｌＬＬ−（ＣＩ
ＩＬ　＋　Ｃｃａｔｔ）　ＶＣＩＩＬ十ｃｃ、ｌ。

１　　＋Ｃｃｃｅｔｔ であり、出力信号電圧はビット線容量と電荷蓄積キャパ
シタ容量の比に大きく依存する。従って、ビット線容量
は可能な限り小さくすることが好ましい。

また、ＤＲＡＭに於いては、情報の消滅を防ぐ為、一定
周期毎にリフレッシュ、即ち、読み出し再書込み動作を
実施する。この再書込みの際、ビット線を電源電圧まで
充電し、電荷蓄積キャパシタにハイ・レヘル（“Ｈ”レ
ヘル）を書き込む必要があり、この充電電流が全消費電
力の２程度を占める。この充放電電流は、当然、ビット
線容量に比例することになるから、この面でも小さくす
ることが望まれる。

このようなことから、ＤＲＡＭの集積度が増大すると、
消費電力は飛躍的に増大し、低価格の集積回路封止材で
あるプラスチック・パッケージは熱的な限界を越えるよ
うな状態になる。

さて、では、ビット線容量の低減をどのようにして実施
するかであるが、これについて最も簡単で確実な手段は
、ビット線の長さを短くすることである。

これを第１８図及び第１９図について説明したフォール
デソト・ビット線形式のＤＲＡＭを例に採って解説する
。

第２１図は第１８図及び第１９図に見られるＤＲＡＭに
於けるセンス増幅器（Ｓ／Ａ）　、ビット線、メモリ・
セルそれぞれの対応関係を解説する為の要部説明図を表
し、第１８図及び第１９図に於いて用いた記号と同記号
は同部分を示すか或いは同し意味を持つものとする。

図に於いて、１２．Ａ、　　１２ｚ＋、　　１２２．、
　１２□８はピッＩ−線、２４１及び２４□はセンス増
幅器、ＭＣはメモリ・セルをそれぞれ示している。尚、
メモリ・セルＭＣは２（固を−組みにしてユニット・セ
ルを構成している。

このフォールデソト・ビット線形式のＤ　ＲＡ　Ｍに於
いては、ビット線１２．Ａ、　　１２．８・・・・が長
大なものになっていて、大きな容量が寄生していること
は勿論である。

ところで、前記説明した従来のフォールデソト・ビット
線形式のＤＲＡＭは、ビット線容量が大きいのもさるこ
とながら、メモリ・セルの面積についても問題がある。

ここで、第１８図、第１９図、第２１図について説明さ
れたＤＲＡＭのセル面積について考察して見よう。

第２２図（Ａ）並びに（Ｂ）と第２３図（Ａ）並びに（
Ｂ）は位置合わせ余裕について説明する為のＤＲＡＭの
要部切断側面図を表している。

図に於いて、３１はシリコン半導体基板、３２はＳ　ｉ
　Ｏ２からなる絶縁膜、３３は第一層目の多結晶シリコ
ン電極、３４は第二層目の多結晶シリコン電極をそれぞ
れ示している。

第２２図は位置合わせ余裕すをもたせる意味を説明して
いる。即ち、（Ａ）に見られるように多結晶シリコン電
ＶｉＡ３４が位置合わせ余裕すをもつように大きめに形
成しないと、（Ｂ）に見られるように、そのパターニン
グ時に電極コンタクト窓との間にずれを生した場合、下
地のシリコン半導体基板３１がエツチングされてしまう
。

第２３図は位置合わせ余裕Ｃをもたせる意味を説明して
いる。即ち、（Ａ）に見られるように多結晶シリコン電
極３４をシリコン半導体基板３１にコンタクトさせる為
の電極コンタクト窓と多結晶シリコン電極３３との間に
位置合わせ余裕Ｃをもつように絶縁膜３２の選択的エツ
チングをしないと、（Ｂ）に見られるように、多結晶シ
リコン電極３３と多結晶シリコン電極３４との間に短絡
を生ずることになる。

このようなことから、最小線幅ａ、位置合わせ余裕す及
びＣの間には、 ａ＞ｃ＞ｂ の関係を持たせ、且つ、ａ＝４ｂ、ｃ＝２ｂとするのが
通常である。

これ等の条件を採り入れて、第１８図に見られるＤＲＡ
Ｍについてセル面積を計算する。

それには、図の右端及び下端に表示しである目盛を利用
すると良く、 セル面積−２（ａ＋ｃ）ｘ　（４ａ＋３ｃ）＝２６４ｂ
” となる。

このセル面積が如何に大きいかは、後に本発明に依るＤ
ＲＡＭについて行った計算と比較すると理解されるので
あるが、このセル面積をＤＲＡＭとしての機能や特性に
影響を与えることなく更に小さくできれば、当然、高集
積化する上で良い結果を生むことになる。

因みに、第１３図に見られるＤＲＡＭについてセル面積
を計算すると、 セル面積＝　（３ａ＋ｂ＋２ｃ）Ｘ２　（ａ＋ｂ）＝１
７０ｂ” となる。

また、第２０図に見られるＤＲＡＭについてセル面積を
計算すると、 セル面積＝　（３ａ　＋　２ｃ　＋　ｂ）　Ｘ　２　（
ａ　＋　ｃ）＝２０４ｂ” となる。

本発明は、従来の製造プロセスを全く変更することなく
、ビット線容量を小さくして消費電力の低減を可能にす
ると共にＤＲＡＭの特性及び機能に影響を与えることな
くメモリ・セル面積の縮小化を実現しようとする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明する為のセンス増幅器（Ｓ
／Ａ）　、ビット線、メモリ・セルそれぞれの対応関係
を解説する為の要部説明図を表し、第１８図及び第１９
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。

図に於いて、ＵＣはメモリ・セルＭＣ１個からなるユニ
ット・セル、１２Ｉ、はビット線、２４１１はセンス増
幅器をそれぞれ示している。

本発明のＤＲＡＭに於いては、ピッｌがコンタクトする
一つのソース領域５及び電荷蓄積キャパシタがコンタク
トする一つのドレイン領域６及び図示されていないがソ
ース領域５とドレイン領域６との間を通るワード線であ
るゲート電橋、図示されていないがドレイン領域６の上
にそれとコンタクトするように形成された電荷蓄積キャ
パシタのそれぞれを有するユニット・セルを備え、その
ようなユニット・セルを配列したユニット・セル列に於
いて、隣接する二本のユニット・セル列では各ユニット
・セルが相互に２ピンチ宛ずれた千鳥状に配置され、−
本のビット線がそれら二本のユニット・セル列に含まれ
ているビット線コンタクト領域であるソース領域５間を
直列に結んでセンス増幅器に接続されていて、所謂、オ
ープン・ビット線形式を採っている。

即ち、本発明に於けるＤＲＡＭと従来のフォールデソト
・ビット線形式のＤＲＡＭとを比較すると、前記したよ
うに２ピンチずれている二本のユニット・セル列が一本
のビット線に接続されてオープン・ビット線形式を採っ
ていることが一つの相違点になっている。

このようにすると、ビット線の長さは第２１図などにつ
いて説明したフォールデソト・ビット線形式に比較する
と２となり、その分だけ寄生容量も少なくなることは明
らかである。

また、後に、実施例に基づき具体的に説明するが、セル
面積は第１３図或いは第１８図などについて説明したフ
ォールデソト・ビット線形式のもの、或いは、第２０図
について説明したオープン・ビット線形式のものと比較
すると小さくすることができる。尚、この場合、ＤＲＡ
Ｍの機能及び特性が損なわれないことは云うまでもない
。

本発明に於いて、セル面積を小さくすることができだの
は、前記したユニット・セルの構成及びその配置関係、
即ち、オープン・ビット線形式にした点に負うところが
大きい。尚、オープン・ビット線形式とはいえ、従来の
オープン・ビット線［に於けるユニット・セルの配置は
、−本のビア）線の片側に直線状に列をなしていて、し
かも、各ヒツト線に接続されているユニット・セルのピ
ンチは同じであり、例えば２ピッチ宛ずらすようなこと
はしていないし、また、ユニット・セル自体の構成も本
発明のものとは相違している。

前記したようなことから、本発明に依る半導体記憶装置
に於いては、チャネル６Ｍ域を介して対向するビット線
コンタクト領域である一つのソース領域（例えばｎ＋＋
ソース領域５）及び蓄積電極コンタクト領域であるドレ
イン領域（例えばｎ＋型ヒトレイン領域６及び前記チャ
ネル領域上にあるワード線である一本のゲート電極（例
えばゲート電極４１或いは４□など）及び前記ドレイン
領域上に在る電荷蓄積キャパシタ（例えば多結晶シリコ
ン膜１４，１６．１９からなる蓄積電極、誘電体膜２０
、対向電極２１などからなる電荷蓄積キャパシタ）で構
成されるメモリ・セルを基本単位とするユニット・セル
（例えばユニット・セルＵＣ）を備え、該ユニット・セ
ルを二列に且つ一方の列側に対して他方の列側か２ピッ
チずれた状態で規則的に配列してユニット・セル列を構
成すると共に両ユニット・セル列に含まれている前記基
本単位のユニット・セルに於けるソース領域は全て一本
のビット線（例えばビット線１２）に接続されてなるよ
う構成する。

〔作用〕

前記手段を採ることに依り、ビット線の長さは２になり
、従って、寄生容量も２となり、その結果、出力信号電
圧は２倍程度に向上すると共に消費電力は２程度に低減
される。また、二列のユニット・セル列に対して一本の
ビット線が対応するようにしであることから、メモリ・
セル・アレイ内のビット線の本数は２になり、従って、
ビット線間隔を大きくして短絡を防止したり、素子分離
幅を大きくして活性領域どうしの短絡を防止したり、活
性領域面積を小さくしてα線など放射線の入射確率を低
減することでソフト・エラー耐性を向上することができ
る。

〔実施例〕

第２図は本発明一実施例の要部平面図を表し、第１８図
に於いて用いた記号と同記号は同部分を示すか或いは同
じ意味を持つものとする。

図に於いて、１９は電荷蓄積電極の一部をなす不純物含
有多結晶シリコン膜を示している。

第１図及び第２図に見られるＤＲＡＭに於けるセル面積
について計算する。

これは、第１３図、第１８図、第２０図に見られる従来
例で行ったのと同様にすれば良（、第２図の右端及び下
端に表示しである目盛を利用して計算すれば良い。即ち
、 七）Ｌ１ｍ積−２（ａ十ｃ）Ｘ　（２ａ＋２ｂ＋２ｃ）
＝１６８ｂ” となる。従って、第１３図、第１８図、第２０図に見ら
れる従来例と比較すると、 本発明／第１３図の従来例−１６８／１７０＝０．９８ 本発明／第１８図の従来例−１６８／２６４＝０．６４ 本発明／第２０図の従来例＝１６８／２０４−〇、８２ であり、本発明に依るＤＲＡＭのセル面積は明らかに小
さい。

ところで、第１３図に見られる従来例と比較した場合に
は、セル面積の点で、それ程の効果はないように見える
。然しなから、センス増幅器ピンチやワード線ピッチを
考慮すると本発明の優位性は顕著である。

即ち、第１３図の従来例に於いては、 センス増幅器ピンチ−２（ａ十ｂ）＝１０ｂワード線ピ
ッチ＝３ａ＋２ｃ＋ｂ＝ｌ　７１）であり、そして、第
１図の本発明のものでは、センス増幅器ピノチー２　（
ａ＋ｂ＋ｃ）＝１４ｂワード線ピッチ＝２　　（ａ＋ｃ
）＝１２ｂである。通常、センス増幅器は一対のトラン
ジスタを必要とし、また、ワード線には１個のトランジ
スタが配置されている。従って、 −ｔ’７ス増幅器ピッチ〉ワード線ピ、チとした方が周
辺回路に無駄を生じない。このような点を考慮すれば、
本発明に依る方が蟲かに有利である。

第３図乃至第１２図は本発明一実施例を製造する場合を
解説する為の工程要所に於ける半導体記憶装置の要部切
断側面図を表し、以下、これ等の図を参照しつつ説明す
る。尚、第１図乃至第２図及び第１３図乃至第２３図に
於いて用いた記号と同記号は同部分を示すか或いは同じ
意味を持つものとする。また、第３図乃至第１２図は第
２図に見られる線Ｘ−ｘに沿うよう切断したものである
。

第３図参照 （１）Ｓｉ３Ｎ４膜など耐酸化性マスクを用いた選択的
熱酸化法を適用することに依り、ｐ型シリコン半導体基
板ｌにＳ　ｉ　Ｏ２からなるフィールド絶縁膜２を形成
する。

次いで、前記耐酸化性マスクを除去してｐ型シリコン半
導体基板１に於ける活性領域を表出させる。

次いで、同じく熱酸化法を適用することに依り、５ｉ０
２からなる厚さ例えば２００　〔人〕程度のゲート絶縁
膜３を形成する。

第４図参照 （２）次いで、化学気相堆積（ｃｈｅｍｉｃａｌｖａｐ
ｏｒ　　ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、厚さ例えば２０００〔人〕程度の多結晶シ
リコン膜を形成する。

次いで、熱拡散法を適用することに依り、該多結晶シリ
コン膜に燐（Ｐ）の導入を行って導電性を付与する。

次いで、通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及び反応性イオンエツチング（ｒｅａｃ
ｔｉｖｅ　　ｉｏｎ　　ｅｔｃｈｉｎｇ：ＲＩＥ）法を
適用することに依り、前記多結晶シリコン膜のバターニ
ングを行ってワード線であるゲート電極４１及び４□な
どを形成する。

次いで、イオン注入法を適用することに依り、ゲート電
極４１及び４□をマスクとしてＡｓイオンの打ち込みを
行い、また、活性化の為の熱処理を行ってビット線コン
タクト領域であるｎ＋型ソース領域５及び蓄積電極コン
タクト領域であるｎ＋型ドレイン領域６を形成する。尚
、この場合、Ａｓイオンのドーズ量としては例えば４　
Ｘ　ｌ　ＯＩ５（ｃｍ−”）を、また、加速エネルギと
しては例えば５０（ＫｅＶ）として良い。

第５図参照 ＋３１ＣＶＤ法を適用することに依り、Ｓ　ｉ　０２か
らなる厚さ例えば１０００　（人〕程度の層間絶縁膜７
を形成する。尚、この層間絶縁膜７にはＳ　ｉ　３　Ｎ
　４を採用することもできる。

次いで、通常のフォト・リソグラフィ技術に於けるレジ
スト・プロセス及びＲＩＥ法を適用することに依り、眉
間絶縁膜７の選択的エツチングを行ってビット線コンタ
クト窓７Ａを形成する。

第６図参照 ＋４１ＣＶＤ法を適用することに依り、多結晶シリコン
膜を形成する。

次いで、ＣＶＤ法を適用することに依り、タングステン
・シリサイド（ＷＳｌり膜を形成する。

次いで、通常のフォト・リングラフィ技術に於けるレジ
スト・プロセス及びＲＩＥ法を通用することに依り、前
記多結晶シリコン膜及びＷＳｉ２膜のパターニングを行
ってビットｖＡ１２を形成する。

第７図参照 （５１ＣＶＤ法を適用することに依り、Ｓ　ｉ　３　Ｎ
　４からなる厚さ例えば１０００　Ｃ人〕程度の層間絶
縁１１！Ｉ！１３を形成する。

１６１ｃＶＤ法を適用することに依り、厚さ例えば１０
００　（人〕程度の多結晶シリコン膜１４を形成する。

次いで、イオン注入法を適用することに依り、ドーズ量
を４　Ｘ　Ｉ　Ｑ１５（ｃａ＋−”）　、加速エネルギ
を５０（ＫｅＶ）としてＡｓイオンの打ち込みを行う。

尚、眉間絶縁膜１３と多結晶シリコン膜１４との間に厚
さ例えば１０００　　（人〕程度の５ｉ０２膜を介在さ
せても良い。

（７１ＣＶＤ法を適用することに依り、厚さ例えば１０
００　（人〕程度のＳ　ｉ　Ｏ２膜１５を形成する。

（８１ＣＶＤ法を適用することに依り、厚さ例えば１０
００　（人〕程度の多結晶シリコン膜１６を形成する。

次いで、イオン注入法を適用することに依り、ドーズ量
を４　Ｘ　１０Ｉ５（ｃｍ−”）　、加速エネルギを５
０（ＫｅＶ）としてＡｓイオンの打ち込みを行う。

（９ＪＣＶＤ法を適用することに依り、厚さ例えば１０
００　（人〕程度のＳ　ｉ０２膜１７を形成する。

α０）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス及びＲＩＥ法を適用することに依り、Ｓ　
ｉ　０２膜１８などの選択的エツチングを行って表面か
らｎ＋型トドレイン領域６表面に達する蓄積電極コンタ
クト窓７Ｂを形成する。

第８図参照 ａＤ　ＣＶＤ法を適用することに依り、厚さ例えば１０
００　（人〕程度の多結晶シリコン膜１９を形成する。

次いで、イオン注入法を適用することに依り、ドーズ量
を４　Ｘ　Ｉ　Ｑ”　　（ｃｍ−”）　、加速エネルギ
を５０（ＫｅＶ）としてＡｓイオンの打ち込みを行う。

尚、この多結晶シリコン膜１９のほか、前記したように
多結晶シリコン膜１６及び１４にも不純物が導入されて
いるので、これらを活性化する為の熱処理を実施するこ
とが必要であるが、これはそれぞれの成長時点或いは工
程中の適宜の時点で行うことができる。

第９図参照 亜　通常のフォト・リングラフィ技術に於けるレジスト
・プロセス並びにＲＩＥ法を適用することに依り、不純
物含有多結晶シリコン膜１９、Ｓ　ｉ　Ｏ２膜１７、不
純物含有多結晶シリコン膜１６．５ｉ０２膜１５、不純
物含有多結晶シリコン膜１４のパターニングを行って蓄
積電極パターンを形成する。

第１０図参照 ０争　フッ酸をエッチャントとする浸漬法を適用するこ
とに依り、５ｉ０２膜１７及び１５を除去する。

この工程に依って樹枝状多層蓄積電極が完成されたこと
になる。

第１１図参照 α旬　熱酸化法を適用することに依り、不純物含有多結
晶シリコン膜１９．１６．１４の各表面にＳ　ｉ　Ｏ２
からなる誘電体膜２０を形成する。

第１２図参照 α５）　　ＣＶＤ法を適用することに依り、多結晶シリ
コンからなる対向電極（セル・プレート）２１を形成す
る。

次いで、熱拡散法を適用することに依り、Ｐを導入して
対向電極２１に導電性を付与する。

叫　この後、通常の技法を適用することに依り、パッシ
ヘーション膜、ボンディング・パッド、Ａ１配線などを
形成して完成する。

〔発明の効果〕

本発明に依る半導体記憶装置に於いては、チャネル領域
を介して対向するソース領域及びドレイン領域及び前記
チャネル領域上にある一本のゲート電極及び前記ドレイ
ン領域上に在る電荷蓄積キャパシタで構成されるメモリ
・セルを基本単位とするユニット・セルを備え、Ｊ亥ユ
ニット・セルを二列に且つ一方の列側に対して他方の列
側か２ピッチずれた状態で規則的に配列してユニット・
セル列を構成すると共に両ユニット・セル列に含まれて
いる゛前記基本単位のユニット・セルに於けるソース領
域は全て一本のビット線に接続しである。

前記構成を採ることに依り、ビット線の長さは％になり
、従って、寄生容量も％となり、その結果、出力信号電
圧は２倍程度に向上すると共に消費電力は２程度に低減
される。また、二列のユニット・セル列に対して一本の
ピッＩ−Ｌｍが対応するようにしであることから、メモ
リ・セル・アレイ内のピント線の本数は２になり、従っ
て、ビット線間隔を大きくして短絡を防止したり、素子
間分離幅を大きくして活性領域どうしの短絡を防止した
り、活性領域面積を小さくしてα線など放射線の入射確
率を低減することでソフト・エラー耐性を向上できるな
ど多くの効果を奏することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する為の半導体記憶装置の
要部説明図、第２図は本発明一実施例の要部平面図、第
３図乃至第１２図は本発明一実施例を製造する場合を説
明する為の工程要所に於ける半導体記憶装置の要部切断
側面図、第１３図は従来のオープン・ビット線形式の半
導体記憶装置を説明する為の要部平面図、第１４図は従
来のフォールデソト・ビット線形式の半導体記憶装置を
説明する為の要部平面図、第１５図は第１４図に見られ
る線Ｘ−Ｘに沿う要部切断側面図、第１６図は第１４図
に見られる半導体記憶装置の要部回路図、第１７図は樹
枝状多層スタツクド・キャパシタを有する半導体記憶装
置の要部切断側面図、第１８図は改良された半導体記憶
装置の要部平面図、第１９図は第１８図に見られる改良
された半導体記憶装置の要部切断側面図、第２０図はオ
ープン・ビット線形式の半導体記憶装置を説明する為の
要部平面図、第２１図は第１８図及び第１９図に見られ
る半導体記憶装置に於ける諸部分の配置を解説する為の
要部説明図、第２２図（Ａ）並びに（Ｂ）と第２３図（
Ａ）並びに（Ｂ）は位置合わせ余裕について説明する為
の半導体記憶装置の要部切断側面図をそれぞれ示してい
る。 図に於いて、１はｐ型シリコン半導体基板、２はＳ　ｉ
　Ｏ２からなるフィールド絶縁膜、３は５ｉ０２からな
るゲート絶縁膜、４．並びに４□はワード線である多結
晶シリコンからなるゲート電極、５はビット線コンタク
ト領域であるｎ＋＋ソース領域、６は電荷蓄積キャパシ
タの蓄積電極コンタクトＳＲ域であるｎ＋型トドレイン
領域７はＳ　ｉ　０２からなる層間絶縁膜、１２はＡＮ
或いはＷ　Ｓ　ｉ　２からなるビット線、１３はＳ　ｉ
　３　Ｎ　４からなる層間絶縁膜、１４は電荷蓄積キャ
パシタの多結晶シリコン膜、１５はｓ　ｉＯｚ膜、１６
は電荷蓄積キャパシタの多結晶シリコン膜、１７は５ｉ
０２膜、１９は電荷蓄積キャパシタの多結晶シリコン膜
、２０は電荷蓄積キャパシタの５ｉ０２からなる誘電体
膜、２１は電荷蓄積キャパシタの多結晶シリコンからな
る対向電極（セル・プレート）をそれぞれ示している。 特許出願人　　　富士通株式会社 代理人弁理士　　拍　谷　昭　司

Claims (1)

1. 【特許請求の範囲】 　チャネル領域を介して対向するビット線コンタクト領
   域である一つのソース領域及び蓄積電極コンタクト領域
   であるドレイン領域 及び前記チャネル領域上にあるワード線である一本のゲ
   ート電極 及び前記ドレイン領域上に在る電荷蓄積キャパシタ で構成されるメモリ・セルを基本単位とするユニット・
   セルを備え、 該ユニット・セルを二列に且つ一方の列側に対して他方
   の列側が１／２ピッチずれた状態で規則的に配列してユ
   ニット・セル列を構成すると共に両ユニット・セル列に
   含まれている、前記基本単位のユニット・セルに於ける
   ソース領域は全て一本のビット線に接続されてなること を特徴とする半導体記憶装置。