JPS6239518B2 - - Google Patents

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JPS6239518B2
JPS6239518B2 JP56118613A JP11861381A JPS6239518B2 JP S6239518 B2 JPS6239518 B2 JP S6239518B2 JP 56118613 A JP56118613 A JP 56118613A JP 11861381 A JP11861381 A JP 11861381A JP S6239518 B2 JPS6239518 B2 JP S6239518B2
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JP
Japan
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word line
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word
rise
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JP56118613A
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JPS5819794A (ja
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Keizo Aoyama
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Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 本発明は、半導体メモリ特にそのワード線駆動
回路に関する。
半導体メモリは複数のワード線およびビツト線
を縦横に配設し、それらの各交点にメモリセルを
配設してなる。スタテイツクの場合メモリセルは
一般にフリツプフロツプ回路構成をとり、そして
MOS型の場合該フリツプフロツプ回路の一対の
信号入出力端はトランスフアゲート（MOSトラ
ンジスタ）を介して一対のビツト線へ接続され、
該MOSトランジスタのゲート電極配線がワード
線となる。ゲート電極配線は一般に多結晶シリコ
ンで作るがこれは比較的大きな抵抗を持ちそして
基板との間に静電容量を持つので、大きな時定数
を持つ。第１図はこれを説明する図で１０はワー
ドドライバ、１２はワード線、１４は多数のメモ
リセルであり、Ｒはワード線の抵抗、Ｃは同容量
を示す。ワード線が該抵抗と容量との積からなる
大きな時定数を持つと、選択されてワードドライ
バ１０の出力がＬ（ロー）レベルからＨ（ハイ）
レベルに変化してもワード線各部特にワードドラ
イバから遠く離れる部分は直ちには該変化に追従
せず、遅れを生じるようになる。
第４図はこれを説明する図でWDはワードドラ
イバ１０の出力を示し、W1は第１図ａのワード
線の電位変化、特に，部分の変化を実線ａ、
点線ｂで示す。ワード線中間点でも立上り、立
下りが鈍くなるが、末尾ではこれが更に著しく
なる。立上り、立下りが遅くなるとメモリの書込
み読取りに要する時間が大となり、高速動作の点
で難がある。第１図ｂはワード線立上り、立下り
のうちの立下りを、ワード線末端に放電用トラン
ジスタ１６を設けて改善したものである。即ちワ
ード線の立下り時つまり選択から非選択への切換
え時にリセツト信号RSTを発生し、これをトラ
ンジスタ１６に加えて該トランジスタを一時的に
オンにしてワード線を放電させ、電位低下を促進
する。第４図のW2がこの場合のワード線各部電
位変化を示し、実線ａは中間点、点線ｂは末端
の電位を示す。図示の如く末端の立下りは急
峻であり、また中間点のそれもトランジスタ１
６がない場合より速くなる。立上りは不変であ
る。このため末端はＨレベルである期間つまり
選択期間が短くなる、ひいてはかゝる末端でも充
分な書込み読取りが行なえるようメモリ全体の書
込み読取り時間を長く設定しなければならないと
いう難がある。
本発明の第１の目的はかゝる点を改善しようと
するにあり、ワードドライバで駆動され、時定数
を持つワード線の中間に、ワード線の選択、非選
択切換え時に一時的に発生するリセツト信号でオ
ンオフされるワード線放電用トランジスタを接続
したことを特徴とするものである。
ワード線の立上り促進には中継バツフアを設け
ることが有効である。第２図の２個直列のインバ
ータ１８，２０がそれで、ワード線１２の中間に
挿入する。この場合ワード線１２の各部，，
，の電位変化は第６図WDおよびWaに示す
如くなる。即ち点では点つまりワードドライ
バ出力端より立上りが緩やかになるが、点では
インバータ２段による整形作用で立上りは急峻と
なり、つれて点の立上りもかなり速くなる。こ
れに対しインバータ１８，２０による整形がない
と点立上りは点より緩やかになり、点立上
りはそれより更に緩やかになり、末端がＨレベ
ルになる即ち選択状態になるのはかなり遅れる。
このインバータ１８，２０と放電用トランジス
タ１６を用いるとワード線各部の立上りおよび立
下り特性を改善することができるが、単に両者を
併用しただけでは後述のように余り効果は期待で
きない。これを適切に解決してワード線各部の立
上り、立下り特性を改善することが本発明の他の
目的である。次に実施例を参照しながらこれらを
詳細に説明する。
第３図は立下り特性を改善する本発明の実施例
を示す。第１図と比較すれば明らかなように本発
明では放電用トランジスタ１６をワード線１２の
中間（中央近傍）に接続する。このようにすると
第４図W3に示すように中間点の立下りは急速
となり、つれて末端の立下りも速くなるが第１
図ｂの場合から比べれば遅くなる。このため末端
におけるＨレベル期間は長くなり、前述の欠点
が改善される。なお中間点の立下りは急峻にな
るが、この部分は立上りが速いからＨレベル期間
が過小になるようなことはない。このように第３
図によれば、最も遅い立下りは点でその時間t1
は第１図ｂの場合の最も遅い点のそれと同じで
あり、放電用トランジスタがない第１図ａの場合
の時間t2より相当短かく、しかも最も短いＨレベ
ル期間（第１図、第３図の点）は第１図の場合
より長いという利点が得られる。
かゝる放電用トランジスタ１６を立上り促進用
バツフア１８，２０に組合せると第２図ｂ〜ｄが
得られる。ｂはトランジスタ１６をバツフアの入
力側に設けた場合、ｃは同出力側に設けた場合、
ｄはワード線の末端に設けた場合である。各々の
場合の特性を第６図Wb，Wc，Wdに示す。第２
図ｂの場合はワードドライバ１０の出力が立上つ
てもリセツト信号RSTでまだトランジスタ１６
がオンになつているので、点の電位上りが遅く
なり、つれて，のそれも遅くなる。ｃの場合
はトランジスタ１６をバツフア出力側に設けるの
でこのようなことはなく、第２図ａの放電用トラ
ンジスタ１６がない場合と同様になるが、点が
RC遅延によつてまだＨである間にリセツト信号
RSTが入つてトランジスタ１６がオンになりワ
ード線を放電させるので第６図のWcの※で示す
ように点の立下り波形に異常を生じ、またバツ
フアにも過度電流を流す欠点がある。また第２図
ｄの場合は第６図Wdの如くなり、点の立下り
が急峻になつてＨレベル期間を短かくする他、ｃ
点波形に異常部※を生じ、かつ過渡電流を流す。
本発明はかゝる点を改善するもので、その実施
例を第５図に示す。第２図と対比すれば明らかな
ように本発明ではワード線１２の放電用トランジ
スタ１６は中継バツフア１８，２０の入力側に接
続し、該トランジスタのゲートへのリセツト信号
RSTは、中継バツフア出力側の電位でオンオフ
されるトランジスタ２２を介して加える。また該
トランジスタ１６のゲートは、リセツト信号の反
転信号でオンオフされるトランジスタ２４
で低電位点（グランド）へ接続する。第５図ｂは
同ａの中継バツフア部分の回路例を示す。この図
に示すようにインバータ１８，２０は例えばゲー
ト、ソースを短絡したデプレツシヨン型負荷
MOSトランジスタとエンハンスメント型ドライ
バトランジスタとを直列接続してなる。またイン
バータ１８，２０を相補型MOS回路で構成すれ
ば、より電力消費の小さい中継バツフアを得るこ
とができる。トランジスタ１６，２２，２４は第
５図ａと同様である。
このようにするとワード線各部の電位は第６図
Weの如くなる。即ちワード線選択時にはが立
上つた段階ではまだ点は立上つていないのでト
ランジスタ１６はオンにならず、従つて該トラン
ジスタが点立上りを阻害し、一時的に放電電流
を流して波形を乱すことはない。点が立上る頃
リセツト信号RSTは立下つており、代つて反転
信号が立上つているからトランジスタ１６
のゲートはグランドへ落され、該トランジスタが
オンになることはない。こうしてワード線選択時
は放電用トランジスタがないのと同じになる。
ワード線非選択時は、リセツト信号RSTが立
上つたときまだ点電位はＨレベルであるのでト
ランジスタ２２はオンとなり、従つてリセツト
RSTがトランジスタ１６のゲートに加わつて該
トランジスタ１６はオンになる。このため点の
立下りは第６図Weに示すように急速に行なわれ
る。つれて，点の立下りも急速となるが、
点の立下りにはインバータ１８，２０が反転する
に要する時間だけの遅延はあり、点立下りには
更にそれより，間時定数による遅延がある。
従つて最も遅く立上る点は最も遅く立下ること
になり、該点部分のＴレベル期間が過小になる
ことは回避される。
なおリセツト信号RSTはローアドレス信号の
切換え時に発生させるので１ワード線について見
れば選択から非選択への切換時および非選択から
選択への切換時の両方で発生する。またワード線
を充分放電させる必要から所定のパルス幅が必要
である。
以上説明したように本発明によればワード線の
立上りおよび立下りを促進でき、大容量メモリに
用いて効果がある。なおこのメモリとしては
MOSスタテイツクメモリの他にバイポーラI2Lメ
モリなどワード線が高抵抗のものが好適な適用対
象である。
【図面の簡単な説明】
第１図はワード線立下り促進回路を説明する回
路図、第２図はワード線立上り、立下り促進回路
を説明する回路図、第３図、第５図は本発明の実
施例を示す回路図、第４図および第６図は回路動
作を説明する波形図である。 図面で１０はワードドライバ、１２はワード
線、RSTはリセツト信号、１６はワード線放電
用トランジスタ、１８，２０は中継用バツフア、
２２は中継用バツフア出力側電位でオンオフされ
るトランジスタである。

Claims (1)

  1. 【特許請求の範囲】 １ ワードドライバで駆動され、時定数を持つワ
    ード線の中間に、ワード線の選択から非選択への
    切換え時に一時的に発生するリセツト信号でオン
    されるワード線放電用トランジスタを接続したこ
    とを特徴とする半導体メモリ。 ２ ワードドライバで駆動され、時定数を持つワ
    ード線の中間に中継用バツフアを挿入し、その入
    力側にワード線放電用トランジスタを接続し、該
    中継用バツフアの出力側の電位でオンオフされる
    トランジスタを介して該放電用トランジスタをリ
    セツト信号により、ワード線の選択から非選択へ
    の切換え時に一時的にオンにするようにしてなる
    ことを特徴とする半導体メモリ。
JP56118613A 1981-07-29 1981-07-29 半導体メモリ Granted JPS5819794A (ja)

Priority Applications (5)

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JP56118613A JPS5819794A (ja) 1981-07-29 1981-07-29 半導体メモリ
DE8282303981T DE3278652D1 (en) 1981-07-29 1982-07-28 Semiconductor memory device including a wordline discharge
US06/402,427 US4516224A (en) 1981-07-29 1982-07-28 Semiconductor memory
EP82303981A EP0071470B1 (en) 1981-07-29 1982-07-28 Semiconductor memory device including a wordline discharge
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