JPH03152794A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03152794A JPH03152794A JP1292776A JP29277689A JPH03152794A JP H03152794 A JPH03152794 A JP H03152794A JP 1292776 A JP1292776 A JP 1292776A JP 29277689 A JP29277689 A JP 29277689A JP H03152794 A JPH03152794 A JP H03152794A
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- JP
- Japan
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- output
- circuit
- circuits
- control circuit
- discharge
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000001514 detection method Methods 0.000 claims abstract description 10
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 3
- 101150042711 adc2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100162020 Mesorhizobium japonicum (strain LMG 29417 / CECT 9101 / MAFF 303099) adc3 gene Proteins 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は読み出されたデータの各ビットをそれぞれ入力
し、選択信号およびアドレス変化検出信号に基づいて、
各出力端のディスチャージ回路を駆動してディスチャー
ジレた各出力端に、入力したデータの各ビットをそれぞ
れ出力する複数の出力回路を有する半導体記憶装置に関
する。
し、選択信号およびアドレス変化検出信号に基づいて、
各出力端のディスチャージ回路を駆動してディスチャー
ジレた各出力端に、入力したデータの各ビットをそれぞ
れ出力する複数の出力回路を有する半導体記憶装置に関
する。
［従来の技術］
第３図はこの種の半導体記憶装置の従来例を示す構成図
、第４図は第３図の従来例の動作を示すタイムチャート
である。
、第４図は第３図の従来例の動作を示すタイムチャート
である。
各出力回路１０□、１０２．〜，１０ｎは、ロウアクテ
ィブな選択信号ＣＳおよび出力制御回路２０の出力とア
ドレス変化検出回路３０の出力とに制御され、それぞれ
入力する読み出しデータＲＤ、。
ィブな選択信号ＣＳおよび出力制御回路２０の出力とア
ドレス変化検出回路３０の出力とに制御され、それぞれ
入力する読み出しデータＲＤ、。
ＲＤ２．〜．ＲＤ、 に基づく出力信号Ｅ Ｘ 、、Ｅ
Ｘ２゜〜、ＥＸｎを出力する。
Ｘ２゜〜、ＥＸｎを出力する。
各出力回路１０１，１０２．〜，１０．、はそれぞれイ
ンバータ１１，１２．１３、ノア回路１４゜１５、オア
回路１６、Ｐ型ＭＯＳトランジスタ１７、Ｎ型ＭＯＳト
ランジスタ１８．１９からなる。各出力回路ｌＯ□、１
０．．〜，１０ｎのインバータ１１はそれぞれ読み出し
信号ＲＤ Ｉ、 ＲＤ ２ 。
ンバータ１１，１２．１３、ノア回路１４゜１５、オア
回路１６、Ｐ型ＭＯＳトランジスタ１７、Ｎ型ＭＯＳト
ランジスタ１８．１９からなる。各出力回路ｌＯ□、１
０．．〜，１０ｎのインバータ１１はそれぞれ読み出し
信号ＲＤ Ｉ、 ＲＤ ２ 。
〜、ＲＤｎを入力し論理レベルを反転する。インバーク
１２はインバータ１１の出力を入力し、その論理レベル
を反転する。ノア回路１４はＪイイバータ１１の出力と
選択信号Ｃ５とのノアをとる。ノア回路１５は、インバ
ータ１２の出力と選択信号Ｃ５とのノアをとる。インバ
ータ１３は、ノア回路１４の出力の論理レベルを反転す
る。オア回路１６は、インバータ１３の出力とアドレス
変化検出回路３０の出力ＡＤＣとのオアをとる。
１２はインバータ１１の出力を入力し、その論理レベル
を反転する。ノア回路１４はＪイイバータ１１の出力と
選択信号Ｃ５とのノアをとる。ノア回路１５は、インバ
ータ１２の出力と選択信号Ｃ５とのノアをとる。インバ
ータ１３は、ノア回路１４の出力の論理レベルを反転す
る。オア回路１６は、インバータ１３の出力とアドレス
変化検出回路３０の出力ＡＤＣとのオアをとる。
Ｐ型ＭＯＳトランジスタ１７は、ソースが電源に接続さ
れ、ゲートにオア回路１６の出力が印加され、トレイン
が出力ＥＸ、の出力される出力端となっている。Ｎ型Ｍ
ＯＳトランジスタ１８は、ドレインがＰ１！！ＪＭＯＳ
トランジスタ１７のドレインに、ソースがアースにそれ
ぞれ接続され、ゲートにノア回路１５の出力が印加され
ている。Ｎ型ＭＯＳトランジスタ１９は、ドレイン、ソ
ースがそれぞれＮ型ＭＯ５）ランジスタ１８のドレイン
、ソースに接続され、ゲートに出力制御回路２０の出力
Ａ Ｄ Ｃｏが印加されている。アドレス検出回路３０
は、アドレスＡＤを入力し、アドレスが変化したときワ
ンシミツトパルスである出力ＡＤＯを出力する。出力制
御回路２０は、選択信号Ｃ５の論理レベルを反転するイ
ンバータ２１と、インバータ２１の出力と出力ＡＤＣと
のアンドをとるアンド回路２２とからなっている。
れ、ゲートにオア回路１６の出力が印加され、トレイン
が出力ＥＸ、の出力される出力端となっている。Ｎ型Ｍ
ＯＳトランジスタ１８は、ドレインがＰ１！！ＪＭＯＳ
トランジスタ１７のドレインに、ソースがアースにそれ
ぞれ接続され、ゲートにノア回路１５の出力が印加され
ている。Ｎ型ＭＯＳトランジスタ１９は、ドレイン、ソ
ースがそれぞれＮ型ＭＯ５）ランジスタ１８のドレイン
、ソースに接続され、ゲートに出力制御回路２０の出力
Ａ Ｄ Ｃｏが印加されている。アドレス検出回路３０
は、アドレスＡＤを入力し、アドレスが変化したときワ
ンシミツトパルスである出力ＡＤＯを出力する。出力制
御回路２０は、選択信号Ｃ５の論理レベルを反転するイ
ンバータ２１と、インバータ２１の出力と出力ＡＤＣと
のアンドをとるアンド回路２２とからなっている。
次に第３図の従来例の動作について第４図を参照して説
明する。
明する。
時刻ｔ１に選択信号Ｃ３がロウレベル（以降、Ｌレベル
と記す）にされ、アドレスＡＤが変化すると、この変化
をアドレス変化検出回路３０が検出し、時刻ｔ、に出力
ＡＤＣを立上げる。時刻１７，１．間は出力ＡＤＣがハ
イレベル（以降、Ｈレベルと記す）なので、出力制御回
路２０の出力もＨレベルとなり、Ｎ型ＭＯＳトランジス
タはオンとなり各出力端はディスチャージされる。時刻
ｔ、に読み出しデータＲＤ、、ＲＤ２．〜．ＲＤｎが読
み出され、それぞれ出力回路１０．．１０２．〜１０ｎ
のインバータ１１の入力端に印加される。
と記す）にされ、アドレスＡＤが変化すると、この変化
をアドレス変化検出回路３０が検出し、時刻ｔ、に出力
ＡＤＣを立上げる。時刻１７，１．間は出力ＡＤＣがハ
イレベル（以降、Ｈレベルと記す）なので、出力制御回
路２０の出力もＨレベルとなり、Ｎ型ＭＯＳトランジス
タはオンとなり各出力端はディスチャージされる。時刻
ｔ、に読み出しデータＲＤ、、ＲＤ２．〜．ＲＤｎが読
み出され、それぞれ出力回路１０．．１０２．〜１０ｎ
のインバータ１１の入力端に印加される。
時刻ｔ４に出力ＡＤＣが立下げられるとＮ型ＭＯＳトラ
ンジスタ１９はオフし、選択信号Ｃ８がロウレベル（以
降、Ｌレベルと記す）なので、読み出しデータＲＤ、、
ＲＤ２．〜．ＲＤｎはそれぞれ出力ＥＸ、、ＥＸ２．〜
．ＥＸ、として出力される。また、選択信号Ｃ８がＨレ
ベルのときは、出力端はハイインピーダンスにされる。
ンジスタ１９はオフし、選択信号Ｃ８がロウレベル（以
降、Ｌレベルと記す）なので、読み出しデータＲＤ、、
ＲＤ２．〜．ＲＤｎはそれぞれ出力ＥＸ、、ＥＸ２．〜
．ＥＸ、として出力される。また、選択信号Ｃ８がＨレ
ベルのときは、出力端はハイインピーダンスにされる。
［発明が解決しようとする課題］
上述した従来の半導体記憶装置は、データ読み出しのた
めに出力ＡＤＣがＨレベルになる際に出力端がディスチ
ャージされるが、ディスチャージさレル航の出力ＥＸ、
、ＥＸ２．〜．ＥＸ、１７）うちＨレベルのものが多か
った場合、ディスチャージの際、過大電流が流れ、ノイ
ズを発生させ、ひいては入力特性を悪化させるという欠
点がある。
めに出力ＡＤＣがＨレベルになる際に出力端がディスチ
ャージされるが、ディスチャージさレル航の出力ＥＸ、
、ＥＸ２．〜．ＥＸ、１７）うちＨレベルのものが多か
った場合、ディスチャージの際、過大電流が流れ、ノイ
ズを発生させ、ひいては入力特性を悪化させるという欠
点がある。
本発明は上記の欠点に鑑み、データ読み出しに際し、ノ
イズの発生しない半導体記憶装置を提供することを目的
とする。
イズの発生しない半導体記憶装置を提供することを目的
とする。
［課題を解決するための手段］
本発明の半導体記憶装置は、選択信号がアクティブでア
ドレス変化検出信号が出力された時、各出力回路の出力
端のディスチャージ回路の駆動開始のタイミングを順次
ずらして駆動する制御回路を有する。
ドレス変化検出信号が出力された時、各出力回路の出力
端のディスチャージ回路の駆動開始のタイミングを順次
ずらして駆動する制御回路を有する。
［作用］
タイミング制御回路が各出力端のディスチャージ回路を
順次駆動して各出力端のディスチャージを行う。
順次駆動して各出力端のディスチャージを行う。
［実施例］
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の半導体記憶装置の一実施例を示す構成
図、第２図は第１図の実施例の動作を示すタイムチャー
トである。
図、第２図は第１図の実施例の動作を示すタイムチャー
トである。
本実施例は、第３図の従来例にタイミング制御回路４０
を付加したものである。
を付加したものである。
タイミング制御回路４０は、アンド回路４０Ｉ。
４０２、〜，４０ｏを有し、各アンド回路４０１゜４０
２、〜．４０ｏの出力Ａ Ｄ Ｃ＋、Ａ Ｄ Ｃ２，〜
ＡＤＣｎはそれぞれ出力回路１０．．１０２．〜１０、
のＮ型ＭＯＳトランジスタ１９のゲートに印加されてい
る。また、各アンド回路４０Ｉ。
２、〜．４０ｏの出力Ａ Ｄ Ｃ＋、Ａ Ｄ Ｃ２，〜
ＡＤＣｎはそれぞれ出力回路１０．．１０２．〜１０、
のＮ型ＭＯＳトランジスタ１９のゲートに印加されてい
る。また、各アンド回路４０Ｉ。
４０２、〜．４０ｎの一方の入力端には出力制御回路２
０の出力ＡＤＣ，が印加されている。アンド回路４０．
の他方の入力端には、それぞれアンド回路４０、．４０
２．〜，４０ｏ−，の出力ＡＤＣ，，ＡＤ Ｃ２，〜、
Ａ Ｄ Ｃｎ−、が印加されている。
０の出力ＡＤＣ，が印加されている。アンド回路４０．
の他方の入力端には、それぞれアンド回路４０、．４０
２．〜，４０ｏ−，の出力ＡＤＣ，，ＡＤ Ｃ２，〜、
Ａ Ｄ Ｃｎ−、が印加されている。
次に第１図の実施例の動作について第２図を参照して説
明する。従来例と異なるタイミング制御回路４０を主に
説明する。
明する。従来例と異なるタイミング制御回路４０を主に
説明する。
アンド回路４０２，４０３．〜，４０ｎはそれぞれアン
ド回路４０、．４０２．〜，４０．−．の出力をつの入
力としているので、出力ＡＤＣ，が時刻２に立上っても
出力Ａ Ｄ Ｃ２，Ａ Ｄ Ｃ３，〜ＡＤＣ，の立上り
はアンド回路の動作時間Ｔ１分順次遅れる。したがって
、各出力回路１０１゜１０２、〜．１０ｎの出力端のデ
ィスチャージも順次遅れてなされる。
ド回路４０、．４０２．〜，４０．−．の出力をつの入
力としているので、出力ＡＤＣ，が時刻２に立上っても
出力Ａ Ｄ Ｃ２，Ａ Ｄ Ｃ３，〜ＡＤＣ，の立上り
はアンド回路の動作時間Ｔ１分順次遅れる。したがって
、各出力回路１０１゜１０２、〜．１０ｎの出力端のデ
ィスチャージも順次遅れてなされる。
［発明の効果］
以上説明したように本発明は、各出力端のディスチャー
ジをタイミングをずらして順次行うことにより、−時に
ディスチャージのための電流が流れることがないのでノ
イズが発生せず、入力特性を悪化させないという効果が
ある。
ジをタイミングをずらして順次行うことにより、−時に
ディスチャージのための電流が流れることがないのでノ
イズが発生せず、入力特性を悪化させないという効果が
ある。
第１図は本発明の半導体記憶装置の一実施例を示す構成
図、第２図は第１図の実施例の動作を示すタイムチャー
ト、第３図はこの種の半導体記憶装置の従来例を示す構
成図、第４図は第３図の従来例の動作を示すタイムチャ
ートである。 １０、．１０２．〜．ｉｏ、−・・出力回路、１１．１
２，１３．２１−・・インバータ、１４．１５−・・ノ
ア回路、 １６・・・オア回路、 １７・・・Ｐ型ＭＯＳトランジスタ、 １８．１９−Ｎ型ＭＯＳトランジスタ、２０・・・出力
制御回路、 ２２．４０．．４０２．〜．４０ｎ・・・アンド回路、
３０・・・アドレス変化検出回路、 ４０・・・タイミング制御回路。
図、第２図は第１図の実施例の動作を示すタイムチャー
ト、第３図はこの種の半導体記憶装置の従来例を示す構
成図、第４図は第３図の従来例の動作を示すタイムチャ
ートである。 １０、．１０２．〜．ｉｏ、−・・出力回路、１１．１
２，１３．２１−・・インバータ、１４．１５−・・ノ
ア回路、 １６・・・オア回路、 １７・・・Ｐ型ＭＯＳトランジスタ、 １８．１９−Ｎ型ＭＯＳトランジスタ、２０・・・出力
制御回路、 ２２．４０．．４０２．〜．４０ｎ・・・アンド回路、
３０・・・アドレス変化検出回路、 ４０・・・タイミング制御回路。
Claims (1)
- 【特許請求の範囲】 １、読み出されたデータの各ビットをそれぞれ入力し、
選択信号およびアドレス変化検出信号に基づいて、各出
力端のディスチャージ回路を駆動してディスチャージレ
た各出力端に、入力したデータの各ビットをそれぞれ出
力する複数の出力回路を有する半導体記憶装置において
、 前記選択信号がアクティブで前記アドレス変化検出信号
が出力された時、前記各出力端のディスチャージ回路の
駆動開始のタイミングを順次ずらして駆動するタイミン
グ制御回路を有することを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292776A JPH03152794A (ja) | 1989-11-09 | 1989-11-09 | 半導体記憶装置 |
| US07/610,885 US5159573A (en) | 1989-11-09 | 1990-11-09 | Apparatus for controlling outputs of read data in a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292776A JPH03152794A (ja) | 1989-11-09 | 1989-11-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03152794A true JPH03152794A (ja) | 1991-06-28 |
Family
ID=17786189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292776A Pending JPH03152794A (ja) | 1989-11-09 | 1989-11-09 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5159573A (ja) |
| JP (1) | JPH03152794A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304874A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
| JP3085413B2 (ja) * | 1991-06-28 | 2000-09-11 | 株式会社日立製作所 | 半導体記憶装置及び半導体集積回路装置 |
| US5278803A (en) * | 1991-09-11 | 1994-01-11 | Compaq Computer Corporation | Memory column address strobe buffer and synchronization and data latch interlock |
| KR0136074B1 (ko) * | 1992-09-11 | 1998-06-01 | 세키자와 스토무 | 개량된 소프트 에러 저항을 갖는 mos형 sram, 고전위 전원 전압 강하 검출 회로, 상보 신호 천이 검출 회로 및 개량된 내부신호 시간 마진을 갖는 반도체 장치 |
| JP3490131B2 (ja) * | 1994-01-21 | 2004-01-26 | 株式会社ルネサステクノロジ | データ転送制御方法、データプロセッサ及びデータ処理システム |
| DE4422784C2 (de) * | 1994-06-29 | 1999-05-27 | Texas Instruments Deutschland | Schaltungsanordnung mit wenigstens einer Schaltungseinheit wie einem Register, einer Speicherzelle, einer Speicheranordnung oder dergleichen |
| US5487038A (en) * | 1994-08-15 | 1996-01-23 | Creative Integrated Systems, Inc. | Method for read cycle interrupts in a dynamic read-only memory |
| US5650979A (en) * | 1995-05-05 | 1997-07-22 | Creative Integrated Systems, Inc. | Semiconductor read-only VLSI memory |
| EP0920028A4 (en) * | 1996-08-16 | 1999-11-17 | Mitsubishi Electric Corp | INTEGRATED SEMICONDUCTOR CIRCUIT ARRANGEMENT |
| US6011749A (en) * | 1998-03-27 | 2000-01-04 | Motorola, Inc. | Integrated circuit having output timing control circuit and method thereof |
| US7798928B2 (en) * | 2004-03-24 | 2010-09-21 | The Gates Corporation | Dual ratio belt drive system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3319980A1 (de) * | 1983-06-01 | 1984-12-06 | Siemens AG, 1000 Berlin und 8000 München | Integrierbares busorientiertes uebertragungssystem |
| JPH0831275B2 (ja) * | 1986-09-09 | 1996-03-27 | 日本電気株式会社 | メモリ回路 |
| JPH0612632B2 (ja) * | 1987-02-27 | 1994-02-16 | 日本電気株式会社 | メモリ回路 |
| JPS63263689A (ja) * | 1987-04-20 | 1988-10-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR970008786B1 (ko) * | 1987-11-02 | 1997-05-29 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 |
| US4903240A (en) * | 1988-02-16 | 1990-02-20 | Tektronix, Inc. | Readout circuit and method for multiphase memory array |
| US4908796A (en) * | 1988-05-24 | 1990-03-13 | Dallas Semiconductor Corporation | Registered outputs for a memory device |
| JP2854305B2 (ja) * | 1988-10-07 | 1999-02-03 | 株式会社日立製作所 | 半導体記憶装置と半導体記憶装置の動作方法 |
| US4972374A (en) * | 1989-12-27 | 1990-11-20 | Motorola, Inc. | Output amplifying stage with power saving feature |
-
1989
- 1989-11-09 JP JP1292776A patent/JPH03152794A/ja active Pending
-
1990
- 1990-11-09 US US07/610,885 patent/US5159573A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5159573A (en) | 1992-10-27 |
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