JPH0422215A - パルス幅可変回路 - Google Patents
パルス幅可変回路Info
- Publication number
- JPH0422215A JPH0422215A JP2127334A JP12733490A JPH0422215A JP H0422215 A JPH0422215 A JP H0422215A JP 2127334 A JP2127334 A JP 2127334A JP 12733490 A JP12733490 A JP 12733490A JP H0422215 A JPH0422215 A JP H0422215A
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- JP
- Japan
- Prior art keywords
- pulse signal
- gate
- pulse width
- input
- output
- Prior art date
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- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、パルス幅可変回路に係わり、特に、入力パル
ス信号のパルス幅を設定時間に従って任意に可変するに
好適なパルス幅可変回路に関する。
ス信号のパルス幅を設定時間に従って任意に可変するに
好適なパルス幅可変回路に関する。
従来の技術
従来、この種のパルス幅可変回路としては、第３図に示
されるものが知られている。この回路は単安定マルチバ
イブレーク２１とコンデンサ２２及び抵抗２３から構成
されており、入力端２４に入力されたパルス信号を、コ
ンデンサ２２と抵抗２３で定まる時定数によって決定さ
れるパルス幅の信号に変換して出力端２５から出力でき
るようになっている。
されるものが知られている。この回路は単安定マルチバ
イブレーク２１とコンデンサ２２及び抵抗２３から構成
されており、入力端２４に入力されたパルス信号を、コ
ンデンサ２２と抵抗２３で定まる時定数によって決定さ
れるパルス幅の信号に変換して出力端２５から出力でき
るようになっている。
発明が解決しようとする課題
しかしながら上記従来のパルス幅可変回路では、パルス
幅を決定する抵抗２３及びコンデンサ２２の値がバラつ
いたりあるいは入力パルス信号の振幅が変動したりする
と、出力パルス信号のパルス幅を正確に定めることがで
きないという不具合がある。
幅を決定する抵抗２３及びコンデンサ２２の値がバラつ
いたりあるいは入力パルス信号の振幅が変動したりする
と、出力パルス信号のパルス幅を正確に定めることがで
きないという不具合がある。
本発明の目的は、入力パルス信号のパルス幅を任意に設
定することができるパルス幅可変回路を提供することに
ある。
定することができるパルス幅可変回路を提供することに
ある。
課題を解決するための手段
本発明は、上記目的を達成するために、入力パルス信号
を設定時間だけ遅延させて出力する遅延用ゲートと、入
力パルス信号と遅延用ゲートの出力信号との論理積に従
ったパルス信号を出力するアンドゲートと、入力パルス
信号と遅延用ゲートの出力信号との論理和に従ったパル
ス信号を出力するオアゲートとを有するパルス幅可変回
路を構成したものである。
を設定時間だけ遅延させて出力する遅延用ゲートと、入
力パルス信号と遅延用ゲートの出力信号との論理積に従
ったパルス信号を出力するアンドゲートと、入力パルス
信号と遅延用ゲートの出力信号との論理和に従ったパル
ス信号を出力するオアゲートとを有するパルス幅可変回
路を構成したものである。
作用
従って、本発明によれば、入力パルス信号と遅延用ゲー
トの出力信号との論理積をとることにより入力パルス信
号のパルス幅を狭いパルス幅に変換することができる。
トの出力信号との論理積をとることにより入力パルス信
号のパルス幅を狭いパルス幅に変換することができる。
また入力パルス信号と遅延用ゲートの出力信号との論理
和をとれば、入力パルス信号のパルス幅よりも広いパル
ス幅のパルス信号を生成することができる。従って、パ
ルス幅の可変量を遅延用ゲートの設定時間に従って設定
することが可能となる。
和をとれば、入力パルス信号のパルス幅よりも広いパル
ス幅のパルス信号を生成することができる。従って、パ
ルス幅の可変量を遅延用ゲートの設定時間に従って設定
することが可能となる。
実施例
以下、本発明の一実施例に係わるパルス幅可変回路を図
面に基づいて説明する。第１図は本発明の一実施例の構
成を示すものである。第１図において、入力端１と出力
端９，１０との間には入力パルス遅延用ゲート２，３、
切換スイッチ４、アンドゲート５、オアゲート６が設け
られており、ゲート２の入力側及びアンドゲート５とオ
アゲート６の一方の入力側が入力端１に接続されて、ア
ンドゲート５とオアゲート６の出力側がそれぞれ出力＠
９．１０に接続されている。ゲート２の出力端７はゲー
ト３の入力側及び切換スイッチ４の接点４Ｂに接続され
ている。ゲート３の出力端８は切換スイッチ４の接点４
Ａに接続されている。
面に基づいて説明する。第１図は本発明の一実施例の構
成を示すものである。第１図において、入力端１と出力
端９，１０との間には入力パルス遅延用ゲート２，３、
切換スイッチ４、アンドゲート５、オアゲート６が設け
られており、ゲート２の入力側及びアンドゲート５とオ
アゲート６の一方の入力側が入力端１に接続されて、ア
ンドゲート５とオアゲート６の出力側がそれぞれ出力＠
９．１０に接続されている。ゲート２の出力端７はゲー
ト３の入力側及び切換スイッチ４の接点４Ｂに接続され
ている。ゲート３の出力端８は切換スイッチ４の接点４
Ａに接続されている。
切換スイッチ４の共通接点４Ｃはアンドゲート５とオア
ゲート６の他方の入力側に接続されている。
ゲート６の他方の入力側に接続されている。
遅延用ゲート２，３はそれぞれ入力パルス信号を設定時
間だけ遅延させるように構成されており、入力端１に第
２図（Ａ）に示されるようなパルス信号１００が入力さ
れると、遅延用ゲート２からは、（Ｂ）に示されるよう
なパルス信号１０１が出力される。さらに遅延用ゲート
３の出力端８には（Ｃ）に示されるようなパルス信号１
０２が出力される。そして切換スイッチ４が接点４Ｂ側
に切り換えられたときには、アンドゲート５おいてパル
ス信号１００とパルス信号１０１との論理積がとられ、
（Ｄ）に示されるようなパルス信号１０３がアンドゲー
ト５から出力＃１９へ出力される。一方、このときオア
ゲート６においてはパルス信号１００とパルス信号１０
１との論理和がとられオアゲート６からは（Ｆ）に示さ
れるようなパルス信号１０５が出力端１０へ出力される
。
間だけ遅延させるように構成されており、入力端１に第
２図（Ａ）に示されるようなパルス信号１００が入力さ
れると、遅延用ゲート２からは、（Ｂ）に示されるよう
なパルス信号１０１が出力される。さらに遅延用ゲート
３の出力端８には（Ｃ）に示されるようなパルス信号１
０２が出力される。そして切換スイッチ４が接点４Ｂ側
に切り換えられたときには、アンドゲート５おいてパル
ス信号１００とパルス信号１０１との論理積がとられ、
（Ｄ）に示されるようなパルス信号１０３がアンドゲー
ト５から出力＃１９へ出力される。一方、このときオア
ゲート６においてはパルス信号１００とパルス信号１０
１との論理和がとられオアゲート６からは（Ｆ）に示さ
れるようなパルス信号１０５が出力端１０へ出力される
。
即ち、出力端９には入力パルス信号１００に対し遅延用
ゲート２によって設定された遅延時間分だけ短縮された
パルス幅のパルス信号１０３が出力され、出力端１ｏに
は、入力パルス信号１００のパルス幅に対し遅延用ゲー
ト２によって設定される遅延時間だけ伸長したパルス幅
のパルス信号１０５が出力されることになる。
ゲート２によって設定された遅延時間分だけ短縮された
パルス幅のパルス信号１０３が出力され、出力端１ｏに
は、入力パルス信号１００のパルス幅に対し遅延用ゲー
ト２によって設定される遅延時間だけ伸長したパルス幅
のパルス信号１０５が出力されることになる。
次に、切換スイッチ４の接点を４Ａ側に切り換えると、
アンドゲート５においてパルス信号１０２とパルス信号
１００との論理積がとられ、出力端９には（Ｅ）に示さ
れるようなパルス信号１０４が出力される。一方、オア
ゲート６においてはパルス信号１０２とパルス信号１０
０との論理和かとられ、出力端１０には、（Ｇ）に示さ
れるようなパルス信号１０６が出力される。この場合に
は、出力端９には、パルス信号１０３よりも遅延用ゲー
ト３によって設定された遅延時間分だけ短縮されたパル
ス幅を有するパルス信号１０４が出力され、出力端１０
にはパルス信号１０５よりも遅延用ゲート３によって設
定される遅延時間分だけ伸長したパルス幅を有するパル
ス信号１０６が出力されることになる。
アンドゲート５においてパルス信号１０２とパルス信号
１００との論理積がとられ、出力端９には（Ｅ）に示さ
れるようなパルス信号１０４が出力される。一方、オア
ゲート６においてはパルス信号１０２とパルス信号１０
０との論理和かとられ、出力端１０には、（Ｇ）に示さ
れるようなパルス信号１０６が出力される。この場合に
は、出力端９には、パルス信号１０３よりも遅延用ゲー
ト３によって設定された遅延時間分だけ短縮されたパル
ス幅を有するパルス信号１０４が出力され、出力端１０
にはパルス信号１０５よりも遅延用ゲート３によって設
定される遅延時間分だけ伸長したパルス幅を有するパル
ス信号１０６が出力されることになる。
このように、本実施例によれば、遅延用ゲート２．３の
設定時間に従ったパルス幅の信号を生成することができ
る。
設定時間に従ったパルス幅の信号を生成することができ
る。
また前記実施例においては、遅延用ゲート２゜３を有す
るものについて述べたが、遅延用ゲートとして単一のも
のを用いることも可能であり、この場合には切換スイッ
チ４が不要となる。
るものについて述べたが、遅延用ゲートとして単一のも
のを用いることも可能であり、この場合には切換スイッ
チ４が不要となる。
発明の効果
本発明は上記実施例より明らかなように、遅延用ゲート
の設定時間に従って任意のパルス幅のパルス信号を生成
することができるため、簡単な回路構成によって設定時
間に従った任意のパルス幅のパルス信号を生成すること
ができる。
の設定時間に従って任意のパルス幅のパルス信号を生成
することができるため、簡単な回路構成によって設定時
間に従った任意のパルス幅のパルス信号を生成すること
ができる。
第１図は本発明の一実施例に係わるパルス幅可変回路の
回路図、第２図は第１図の各部の波形を示す波形図、第
３図は従来例の回路図である。 １・・・入力端、２，３・・・入力パルス遅延用ゲート
、４・・・切換スイッチ、５・・・アンドゲート、６・
・・オアゲート、９．１０・・・出力端。 代理人の氏名 弁理士 粟 野 重 孝はか１８第 図 第 図 第 図 士“しとＣ
回路図、第２図は第１図の各部の波形を示す波形図、第
３図は従来例の回路図である。 １・・・入力端、２，３・・・入力パルス遅延用ゲート
、４・・・切換スイッチ、５・・・アンドゲート、６・
・・オアゲート、９．１０・・・出力端。 代理人の氏名 弁理士 粟 野 重 孝はか１８第 図 第 図 第 図 士“しとＣ
Claims (1)
- 入力パルス信号を設定時間だけ遅延させて出力する遅延
用ゲートと、入力パルス信号と遅延用ゲートの出力信号
との論理積に従ったパルス信号を出力するアンドゲート
と、入力パルス信号と遅延用ゲートの出力信号との論理
和に従ったパルス信号を出力するオアゲートとを有する
パルス幅可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127334A JPH0422215A (ja) | 1990-05-16 | 1990-05-16 | パルス幅可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2127334A JPH0422215A (ja) | 1990-05-16 | 1990-05-16 | パルス幅可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0422215A true JPH0422215A (ja) | 1992-01-27 |
Family
ID=14957356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2127334A Pending JPH0422215A (ja) | 1990-05-16 | 1990-05-16 | パルス幅可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0422215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821793A (en) * | 1996-02-15 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit and a variable pulse width circuit |
| US7592994B2 (en) | 2000-08-29 | 2009-09-22 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus and reduction of electromagnetic interference |
-
1990
- 1990-05-16 JP JP2127334A patent/JPH0422215A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821793A (en) * | 1996-02-15 | 1998-10-13 | Mitsubishi Denki Kabushiki Kaisha | Variable delay circuit and a variable pulse width circuit |
| US7592994B2 (en) | 2000-08-29 | 2009-09-22 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus and reduction of electromagnetic interference |
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