JPS6239849B2 - - Google Patents
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- Publication number
- JPS6239849B2 JPS6239849B2 JP56092791A JP9279181A JPS6239849B2 JP S6239849 B2 JPS6239849 B2 JP S6239849B2 JP 56092791 A JP56092791 A JP 56092791A JP 9279181 A JP9279181 A JP 9279181A JP S6239849 B2 JPS6239849 B2 JP S6239849B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- frequency
- input
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、PLL回路における入力周波数中断時
のVCOの自走周波数固定方式に関する。
のVCOの自走周波数固定方式に関する。
PLL（Phase Locked Loop）回路は位相比較
器およびVCO（電圧制御発振器）を備え、入力
周波数fiに同期した出力周波数f0を生じる。こゝ
でＮ、Ｍを整数としてfi＝Ｎ／Ｍf0の関係にあるな ら、位相比較器の一方及び他方の入力回路にＮ、
Ｍ分周回路を設ければよい。分周比が小さな、扱
い易い数にならない場合は、出力パルスの一部を
除去するという方法がとられる。第１図のPLL回
路は位相比較器PC、電圧制御発振器VCO、Ｎ、
Ｍ分周回路１０，１２、２分周回路１４，１６お
よびインヒビツト回路１８を備えている。インヒ
ビツト回路１８を無視するとこの回路ではfi／2N
＝f0／2Mが成立し、f0＝Ｍ／Ｎfiとなる。インヒビツ ト回路１８で禁止パルスIPにより出力周波数f0の
パルスをｍ個当りｎ個の割合で除去すると該回路
の出力側周波数f0′はf0′＝ｍ−ｎ／ｍf0となり、これ
で fi／2N＝f0′／2Mが成立するからf0＝Ｍ／Ｎ・ｍ／ｍ−
ｎfi となる。一例を挙げるとfi＝97.728MHz、f0＝
99.255MHz、Ｎ＝Ｍ＝８、ｍ＝130、ｎ＝２であ
る。第２図に入力周波数fi、禁止パルスIP、パル
スインヒビツト後の出力パルスf0′、Ｎ、Ｍ
（こゝではＮ＝Ｍとする）分周後の出力ａ，ｂ、
その２分周出力ｃ，ｄの波形例を示す。位相比較
器PCは実質的には排他的オアゲートであるか
ら、かゝる出力ｃ，ｄを受けると第２図ｅの出力
を生じる。パルスインヒビツト後の出力f0′は、
インヒビツトされて無パルスとなつた部分にフレ
ームパルス、サービスパルスなどの制御情報を入
れて使用されたりする。
器およびVCO（電圧制御発振器）を備え、入力
周波数fiに同期した出力周波数f0を生じる。こゝ
でＮ、Ｍを整数としてfi＝Ｎ／Ｍf0の関係にあるな ら、位相比較器の一方及び他方の入力回路にＮ、
Ｍ分周回路を設ければよい。分周比が小さな、扱
い易い数にならない場合は、出力パルスの一部を
除去するという方法がとられる。第１図のPLL回
路は位相比較器PC、電圧制御発振器VCO、Ｎ、
Ｍ分周回路１０，１２、２分周回路１４，１６お
よびインヒビツト回路１８を備えている。インヒ
ビツト回路１８を無視するとこの回路ではfi／2N
＝f0／2Mが成立し、f0＝Ｍ／Ｎfiとなる。インヒビツ ト回路１８で禁止パルスIPにより出力周波数f0の
パルスをｍ個当りｎ個の割合で除去すると該回路
の出力側周波数f0′はf0′＝ｍ−ｎ／ｍf0となり、これ
で fi／2N＝f0′／2Mが成立するからf0＝Ｍ／Ｎ・ｍ／ｍ−
ｎfi となる。一例を挙げるとfi＝97.728MHz、f0＝
99.255MHz、Ｎ＝Ｍ＝８、ｍ＝130、ｎ＝２であ
る。第２図に入力周波数fi、禁止パルスIP、パル
スインヒビツト後の出力パルスf0′、Ｎ、Ｍ
（こゝではＮ＝Ｍとする）分周後の出力ａ，ｂ、
その２分周出力ｃ，ｄの波形例を示す。位相比較
器PCは実質的には排他的オアゲートであるか
ら、かゝる出力ｃ，ｄを受けると第２図ｅの出力
を生じる。パルスインヒビツト後の出力f0′は、
インヒビツトされて無パルスとなつた部分にフレ
ームパルス、サービスパルスなどの制御情報を入
れて使用されたりする。
この第２図ｅに示すように入、出力周波数fi，
f0が上記関係にあるとき位相比較器PCの入力
ｃ，ｄは半周期ずれており、出力ｅはこれらの入
力ｃ，ｄの周波数の２倍の周波数を持ちデユーテ
イは約50％の矩形波となる。入、出力周波数が上
記関係から若干ずれると、例えば出力ｄが出力ｃ
に対して図面で右又は左へシフトし、前者の場合
は出力ｄのデユーテイが小、後者の場合は大とな
り、直流分が変つて出力周波数f0を変え、上記関
係へ戻す操作が行なわれる。ところで定常状態で
は以上の通りであるが、入力fiが途切れると発振
器VCOは自走状態になる。このときの位相比較
器PCの入力は前記のｃがなくなつてｄのみとな
るから出力ｅはｄと等しくなり、ｄの直流レベル
（平均値）が発振器VCOを制御する。この出力ｄ
は２分周回路１６つまりフリツプフロツプの出力
であつて、デユーテイはやはり50％である。即ち
入、出力周波数が前記関係を満足しているときの
位相比較器の出力と変らない。なお、位相比較器
PCの両入力端に２分周回路１４，１６を設けた
のはこの理由による。つまりデユーテイ50％の矩
形波を得たいからであり、これにより入力断時で
もVCO発振周波数は定められた中心周波数に一
致しなくてはならないという要求を満足すること
ができる。入、出力周波数関係に対しては回路１
４，１６は共に２分周するので、無いのと同じで
ある。
f0が上記関係にあるとき位相比較器PCの入力
ｃ，ｄは半周期ずれており、出力ｅはこれらの入
力ｃ，ｄの周波数の２倍の周波数を持ちデユーテ
イは約50％の矩形波となる。入、出力周波数が上
記関係から若干ずれると、例えば出力ｄが出力ｃ
に対して図面で右又は左へシフトし、前者の場合
は出力ｄのデユーテイが小、後者の場合は大とな
り、直流分が変つて出力周波数f0を変え、上記関
係へ戻す操作が行なわれる。ところで定常状態で
は以上の通りであるが、入力fiが途切れると発振
器VCOは自走状態になる。このときの位相比較
器PCの入力は前記のｃがなくなつてｄのみとな
るから出力ｅはｄと等しくなり、ｄの直流レベル
（平均値）が発振器VCOを制御する。この出力ｄ
は２分周回路１６つまりフリツプフロツプの出力
であつて、デユーテイはやはり50％である。即ち
入、出力周波数が前記関係を満足しているときの
位相比較器の出力と変らない。なお、位相比較器
PCの両入力端に２分周回路１４，１６を設けた
のはこの理由による。つまりデユーテイ50％の矩
形波を得たいからであり、これにより入力断時で
もVCO発振周波数は定められた中心周波数に一
致しなくてはならないという要求を満足すること
ができる。入、出力周波数関係に対しては回路１
４，１６は共に２分周するので、無いのと同じで
ある。
しかしながらパルスインヒビツトが行なわれる
と事情は異なつてくる。第２図のd1はパルスイン
ヒビツトが行なわれた部分の矩形波であり、この
部分は他の部分よりパルス幅が大である。デユー
テイ50％の矩形波の直流レベルはパルス振幅をＡ
としてＡ／２であるが、部分d1のような広幅部分
従つてデユーテイが50％より大なる部分がある
と、直流レベルＡ／２よりやゝ大になる。これに
反して若しパルスインヒビツトが出力ｄの各パル
スの間に相当する部分で行なわれると、その部分
のパルス間期間が大になり、第２図ｄの波形を反
転したと等価になつて直流レベルはＡ／２より
やゝ小になる。前者の場合自走周波数は入力fiが
あつたときより大、後者の場合は小となる。いず
れの状態をとるかは回路の初期状態によつて決ま
り、そしてこの初期状態は何時も一定ということ
ではないので上記２状態のいずれかがランダムに
発生することになる。このように自走周波数が
やゝ大または小の状態をランダムにとることは、
後続の回路の同期引入れを困難にするなどの問題
を生じる。
と事情は異なつてくる。第２図のd1はパルスイン
ヒビツトが行なわれた部分の矩形波であり、この
部分は他の部分よりパルス幅が大である。デユー
テイ50％の矩形波の直流レベルはパルス振幅をＡ
としてＡ／２であるが、部分d1のような広幅部分
従つてデユーテイが50％より大なる部分がある
と、直流レベルＡ／２よりやゝ大になる。これに
反して若しパルスインヒビツトが出力ｄの各パル
スの間に相当する部分で行なわれると、その部分
のパルス間期間が大になり、第２図ｄの波形を反
転したと等価になつて直流レベルはＡ／２より
やゝ小になる。前者の場合自走周波数は入力fiが
あつたときより大、後者の場合は小となる。いず
れの状態をとるかは回路の初期状態によつて決ま
り、そしてこの初期状態は何時も一定ということ
ではないので上記２状態のいずれかがランダムに
発生することになる。このように自走周波数が
やゝ大または小の状態をランダムにとることは、
後続の回路の同期引入れを困難にするなどの問題
を生じる。
本発明はかゝる問題に対処しようとするもので
あつて周波数fiの入力信号を２分周する回路と、
該２分周回路の出力を一方の入力とする位相比較
器と、該位相比較器の出力を入力し周波数f0のパ
ルスを出力する制御発振器と、該制御発振器の出
力パルスをｍ個につきｎ個の割合でインヒビツト
する回路と、該インヒビツト回路の出力を少なく
とも２分周して前記位相比較器の他方の入力とす
る回路とを備えるPLL回路における、前記入力信
号がない場合の制御発振器の自走周波数の固定方
式において、該入力信号の断が検出された場合は
前記インヒビツトを停止して制御発振器の出力を
直接２分周回路側へ導くことを特徴とする。この
ようにすればパルスの部分的除去は行なわれない
ので第２図d1の如き広幅パルスは発生せず、デユ
ーテイ50％の矩形波のみとして自走周波数を正常
時の出力周波数に等しくすることができる。
あつて周波数fiの入力信号を２分周する回路と、
該２分周回路の出力を一方の入力とする位相比較
器と、該位相比較器の出力を入力し周波数f0のパ
ルスを出力する制御発振器と、該制御発振器の出
力パルスをｍ個につきｎ個の割合でインヒビツト
する回路と、該インヒビツト回路の出力を少なく
とも２分周して前記位相比較器の他方の入力とす
る回路とを備えるPLL回路における、前記入力信
号がない場合の制御発振器の自走周波数の固定方
式において、該入力信号の断が検出された場合は
前記インヒビツトを停止して制御発振器の出力を
直接２分周回路側へ導くことを特徴とする。この
ようにすればパルスの部分的除去は行なわれない
ので第２図d1の如き広幅パルスは発生せず、デユ
ーテイ50％の矩形波のみとして自走周波数を正常
時の出力周波数に等しくすることができる。
第３図は本発明の実施例を示す。第１図と同じ
部分には同じ符号が付してあり、そして２０は入
力断検出回路、２２はインヒビツト停止回路であ
る。入力断検出回路は第４図に示すようにナンド
ゲート（インバータ）２４、抵抗R1，R2、コン
デンサＣ、および電源−Ｖからなる積分回路２
６、シユミツトトリガなどの閾値回路２８からな
る。インヒビツト停止回路２２はオアゲート２２
ａとインバータ２２ｂで、そしてインヒビツト回
路１８はナンドゲートで構成される。動作を説明
すると入力fiがある間はインバータ２４の出力は
クロツクであり、コンデンサーＣはＨ（ハイ）レ
ベルとＬ（ロー）レベルの中間−｜ＶＨ｜＋｜ＶＬ｜／
２の 電圧に充電される。閾値ＶthはハイレベルＶHと
先の電圧値−｜ＶＨ｜＋｜ＶＬ｜／２の中間値であるの
で回 路２８の出力はＬ（ロー）レベル、そしてインヒ
ビツトしない期間では禁止パルスIPはＬレベルで
あるからインバータ２２ｂの出力はＨ、オアゲー
ト２２ａの出力もＨ（ハイ）、従つてナンドゲー
ト１８は開いてVCOの出力パルスf0をそのまま通
過させている。禁止パルスIPがＨレベルになると
オアゲート２２ａの出力はＬとなり、ナンドゲー
ト１８を閉じて出力f0の通過を禁止する。また入
力fiが無くなるとインバータ２４の出力はＨとな
り、コンデンサＣはＶHの電圧に充電されて閾値
Ｖth以上になる。従つて回路２８の出力はＨとな
り、禁止パルスIPがＬ、Ｈいずれであつてもオア
ゲート２２ａの出力はＨ、従つてナンドゲート１
８は常時開いてインヒビツト動作を停止し、出力
f0をそのまゝ通過させる。
部分には同じ符号が付してあり、そして２０は入
力断検出回路、２２はインヒビツト停止回路であ
る。入力断検出回路は第４図に示すようにナンド
ゲート（インバータ）２４、抵抗R1，R2、コン
デンサＣ、および電源−Ｖからなる積分回路２
６、シユミツトトリガなどの閾値回路２８からな
る。インヒビツト停止回路２２はオアゲート２２
ａとインバータ２２ｂで、そしてインヒビツト回
路１８はナンドゲートで構成される。動作を説明
すると入力fiがある間はインバータ２４の出力は
クロツクであり、コンデンサーＣはＨ（ハイ）レ
ベルとＬ（ロー）レベルの中間−｜ＶＨ｜＋｜ＶＬ｜／
２の 電圧に充電される。閾値ＶthはハイレベルＶHと
先の電圧値−｜ＶＨ｜＋｜ＶＬ｜／２の中間値であるの
で回 路２８の出力はＬ（ロー）レベル、そしてインヒ
ビツトしない期間では禁止パルスIPはＬレベルで
あるからインバータ２２ｂの出力はＨ、オアゲー
ト２２ａの出力もＨ（ハイ）、従つてナンドゲー
ト１８は開いてVCOの出力パルスf0をそのまま通
過させている。禁止パルスIPがＨレベルになると
オアゲート２２ａの出力はＬとなり、ナンドゲー
ト１８を閉じて出力f0の通過を禁止する。また入
力fiが無くなるとインバータ２４の出力はＨとな
り、コンデンサＣはＶHの電圧に充電されて閾値
Ｖth以上になる。従つて回路２８の出力はＨとな
り、禁止パルスIPがＬ、Ｈいずれであつてもオア
ゲート２２ａの出力はＨ、従つてナンドゲート１
８は常時開いてインヒビツト動作を停止し、出力
f0をそのまゝ通過させる。
第５図は他の実施例を示し、第６図はその具体
例である。本例ではクロツク切換回路３０を設
け、インヒビツトされたクロツク即ち周波数f0の
パルスとインヒビツトされないクロツクとを切換
使用する。即ち第６図で３２，３４，３６，３８
はノアゲート、４０はクロツク断検出回路２０の
出力CIの順（そのまゝ）及び反転出力を生じる
ゲートである。入力fiがあるとき検出出力CIはＬ
レベルであり、従つてノアゲート３４は閉じ、ノ
アゲート３６が開く。従つてノアゲート３２が有
効になつて禁止パルスIPによるクロツクf0のイン
ヒビツト動作を行なう。ゲート３２でインヒビツ
トされたクロツクはノアゲート３６，３８を通つ
て出力f0′となる。クロツク断が検出されると検
出出力CIはＨレベルとなり、ゲート３４が開
き、ゲート３６が閉じる。従つてクロツクf0はイ
ンヒビツト用のゲート３２を通ることなく、ゲー
ト３４，３８の経路でそのまゝ出力される。
例である。本例ではクロツク切換回路３０を設
け、インヒビツトされたクロツク即ち周波数f0の
パルスとインヒビツトされないクロツクとを切換
使用する。即ち第６図で３２，３４，３６，３８
はノアゲート、４０はクロツク断検出回路２０の
出力CIの順（そのまゝ）及び反転出力を生じる
ゲートである。入力fiがあるとき検出出力CIはＬ
レベルであり、従つてノアゲート３４は閉じ、ノ
アゲート３６が開く。従つてノアゲート３２が有
効になつて禁止パルスIPによるクロツクf0のイン
ヒビツト動作を行なう。ゲート３２でインヒビツ
トされたクロツクはノアゲート３６，３８を通つ
て出力f0′となる。クロツク断が検出されると検
出出力CIはＨレベルとなり、ゲート３４が開
き、ゲート３６が閉じる。従つてクロツクf0はイ
ンヒビツト用のゲート３２を通ることなく、ゲー
ト３４，３８の経路でそのまゝ出力される。
以上説明したように本発明方式によれば、無入
力時にはパルスインヒビツトを停止するという簡
単な手段によりPLL回路の自走周波数を一定にす
ることができ、甚だ有効である。なお実施例で
Ｎ、Ｍ分周回路１０，１２は入、出力周波数fi，
f0の比によつては一方又は両方が省略される。ま
た電圧制御発振器VCOは、制御信号により発振
周波数を変えるものであれば、電流制御発振器
（CCO）など適宜のものに代えてよい。
力時にはパルスインヒビツトを停止するという簡
単な手段によりPLL回路の自走周波数を一定にす
ることができ、甚だ有効である。なお実施例で
Ｎ、Ｍ分周回路１０，１２は入、出力周波数fi，
f0の比によつては一方又は両方が省略される。ま
た電圧制御発振器VCOは、制御信号により発振
周波数を変えるものであれば、電流制御発振器
（CCO）など適宜のものに代えてよい。
第１図はPLL回路例を示すブロツク図、第２図
はその動作説明用波形図、第３図は本発明の第１
の実施例を示すブロツク図、第４図は第３図の要
部の回路例を示す図、第５図は本発明の第２の実
施例を示すブロツク図、第６図は第５図の要部の
回路例を示す図である。 図面で１４，１６は２分周回路、PCは位相比
較器、VCOは制御発振器、１８はインヒビツト
回路、２０は入力断検出回路、２２はインヒビツ
ト禁止回路、３０はクロツク切換回路である。
はその動作説明用波形図、第３図は本発明の第１
の実施例を示すブロツク図、第４図は第３図の要
部の回路例を示す図、第５図は本発明の第２の実
施例を示すブロツク図、第６図は第５図の要部の
回路例を示す図である。 図面で１４，１６は２分周回路、PCは位相比
較器、VCOは制御発振器、１８はインヒビツト
回路、２０は入力断検出回路、２２はインヒビツ
ト禁止回路、３０はクロツク切換回路である。
Claims (1)
- １ 周波数fiの入力信号を２分周する回路と、該
２分周回路の出力を一方の入力とする位相比較器
と、該位相比較器の出力を入力し周波数f0のパル
スを出力する制御発振器と、該制御発振器と、該
制御発振器の出力パルスをｍ個につきｎ個の割合
でインヒビツトする回路と、該インヒビツト回路
の出力を少なくとも２分周して前記位相比較器の
他方の入力とする回路とを備えるPLL回路におけ
る、前記入力信号がない場合の制御発振器の自走
周波数の固定方式において、該入力信号の断が検
出された場合は前記インヒビツトを停止して制御
発振器の出力を直接２分周回路側へ導くことを特
徴とした自走周波数固定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56092791A JPS57207433A (en) | 1981-06-16 | 1981-06-16 | Free-running frequency fixing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56092791A JPS57207433A (en) | 1981-06-16 | 1981-06-16 | Free-running frequency fixing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57207433A JPS57207433A (en) | 1982-12-20 |
| JPS6239849B2 true JPS6239849B2 (ja) | 1987-08-25 |
Family
ID=14064235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56092791A Granted JPS57207433A (en) | 1981-06-16 | 1981-06-16 | Free-running frequency fixing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57207433A (ja) |
-
1981
- 1981-06-16 JP JP56092791A patent/JPS57207433A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57207433A (en) | 1982-12-20 |
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