JPS6317251B2 - - Google Patents
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- Publication number
- JPS6317251B2 JPS6317251B2 JP56092790A JP9279081A JPS6317251B2 JP S6317251 B2 JPS6317251 B2 JP S6317251B2 JP 56092790 A JP56092790 A JP 56092790A JP 9279081 A JP9279081 A JP 9279081A JP S6317251 B2 JPS6317251 B2 JP S6317251B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- frequency
- input
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、PLL回路の自走周波数即ち無入力
時の出力周波数の固定方式に関する。
時の出力周波数の固定方式に関する。
PLL（Phase Locked Loop）回路は位相比較
器およびVCO（電圧制御発振器）を備え、入力周
波数fiに同期した出力周波数f0を生じる。こゝで
Ｎ、Ｍを整数としてfi＝Ｎ／Ｍf0の関係にあるなら、 位相比較器の一方及び他方の入力回路にＮ、Ｍ分
周回路を設ければよい。分周比が小さな、扱い易
い数にならない場合は、出力パルスの一部を除去
するという方法がとられる。第１図のPLL回路
は位相比較器PC、電圧制御発振器VCO、Ｎ、Ｍ
分周回路１０，１２、２分周回路１４，１６およ
びインヒビツト回路１８を備えている。インヒビ
ツト回路１８を無視するとこの回路ではfi／2N＝
f0／2Mが成立し、f0＝Ｍ／Ｎfiとなる。インヒビツ ト回路１８で禁止パルスIPにより出力周波数f0の
パルスをｍ個当りｎ個の割合で除去すると該回路
の出力側周波数f0′はf0′＝ｍ−ｎ／ｍf0となり、これ でfi／2N＝f0′／2Mが成立するからf0＝Ｍ／Ｎ・ ｍ／ｍ−ｎfiとなる。一例を挙げるとfi＝97.728MHz、 f0＝99.255MHz、Ｎ＝Ｍ＝８、ｍ＝130、ｎ＝２
である。第２図に入力周波数fi、禁止パルスIP、
パルスインヒビツト後の出力パルスf0′、Ｎ、Ｍ
（こゝではＮ＝Ｍとする）分周後の出力ａ、ｂ、
その２分周出力ｃ、ｄの波形例を示す。位相比較
器PCは実質的には排他的オアゲートであるから、
かゝる出力ｃ，ｄを受けると第２図ｅの出力を生
じる。パルスインヒビツト後の出力f0′は、イン
ヒビツトされて無パルスとなつた部分に制御情報
を入れて使用されたりする。
器およびVCO（電圧制御発振器）を備え、入力周
波数fiに同期した出力周波数f0を生じる。こゝで
Ｎ、Ｍを整数としてfi＝Ｎ／Ｍf0の関係にあるなら、 位相比較器の一方及び他方の入力回路にＮ、Ｍ分
周回路を設ければよい。分周比が小さな、扱い易
い数にならない場合は、出力パルスの一部を除去
するという方法がとられる。第１図のPLL回路
は位相比較器PC、電圧制御発振器VCO、Ｎ、Ｍ
分周回路１０，１２、２分周回路１４，１６およ
びインヒビツト回路１８を備えている。インヒビ
ツト回路１８を無視するとこの回路ではfi／2N＝
f0／2Mが成立し、f0＝Ｍ／Ｎfiとなる。インヒビツ ト回路１８で禁止パルスIPにより出力周波数f0の
パルスをｍ個当りｎ個の割合で除去すると該回路
の出力側周波数f0′はf0′＝ｍ−ｎ／ｍf0となり、これ でfi／2N＝f0′／2Mが成立するからf0＝Ｍ／Ｎ・ ｍ／ｍ−ｎfiとなる。一例を挙げるとfi＝97.728MHz、 f0＝99.255MHz、Ｎ＝Ｍ＝８、ｍ＝130、ｎ＝２
である。第２図に入力周波数fi、禁止パルスIP、
パルスインヒビツト後の出力パルスf0′、Ｎ、Ｍ
（こゝではＮ＝Ｍとする）分周後の出力ａ、ｂ、
その２分周出力ｃ、ｄの波形例を示す。位相比較
器PCは実質的には排他的オアゲートであるから、
かゝる出力ｃ，ｄを受けると第２図ｅの出力を生
じる。パルスインヒビツト後の出力f0′は、イン
ヒビツトされて無パルスとなつた部分に制御情報
を入れて使用されたりする。
この第２図ｅに示すように入、出力周波数fi、
f0が上記関係にあるとき位相比較器PCの入力ｃ，
ｄは1/4周期ずれており、出力ｅはこれらの入力
ｃ，ｄの周波数の２倍の周波数を持ちデユーテイ
は約50％の短形波となる。入、出力周波数が上記
関係から若干ずれると、例えば出力ｄが出力ｃに
対して図面で右又は左へシフトし、前者の場合は
出力ｄのデユーテイが小、後者の場合は大とな
り、直流分が変つて出力周波数f0を変え、上記関
係へ戻す操作が行なわれる。ところで定常状態で
は以上の通りであるが、入力fiが途切れると発振
器VCOは自走状態になる。このときの位相比較
器PCの入力は前記のｃがなくなつてｄのみとな
るから出力ｅはｄと等しくなり、ｄの直流レベル
（平均値）が発振器VCOを制御する。この出力ｄ
は２分周回路１６つまりフリツプフロツプの出力
であつて、デユーテイはやはり50％である。即ち
入、出力周波数が前記関係を満足しているときの
位相比較器の出力と変らない。なお、位相比較器
PCの両入力端に２分周回路１４，１６を設けた
のはこの理由による。つまりデユーテイ50％の矩
形波を得たいからであり、これにより入力断時で
もVCO発振周波数は定められた中心周波数に一
致しなくてはならないという要求を満足すること
ができる。入、出力周波数関係に対しては回路１
４，１６は共に２分周するので、無いのと同じで
ある。
f0が上記関係にあるとき位相比較器PCの入力ｃ，
ｄは1/4周期ずれており、出力ｅはこれらの入力
ｃ，ｄの周波数の２倍の周波数を持ちデユーテイ
は約50％の短形波となる。入、出力周波数が上記
関係から若干ずれると、例えば出力ｄが出力ｃに
対して図面で右又は左へシフトし、前者の場合は
出力ｄのデユーテイが小、後者の場合は大とな
り、直流分が変つて出力周波数f0を変え、上記関
係へ戻す操作が行なわれる。ところで定常状態で
は以上の通りであるが、入力fiが途切れると発振
器VCOは自走状態になる。このときの位相比較
器PCの入力は前記のｃがなくなつてｄのみとな
るから出力ｅはｄと等しくなり、ｄの直流レベル
（平均値）が発振器VCOを制御する。この出力ｄ
は２分周回路１６つまりフリツプフロツプの出力
であつて、デユーテイはやはり50％である。即ち
入、出力周波数が前記関係を満足しているときの
位相比較器の出力と変らない。なお、位相比較器
PCの両入力端に２分周回路１４，１６を設けた
のはこの理由による。つまりデユーテイ50％の矩
形波を得たいからであり、これにより入力断時で
もVCO発振周波数は定められた中心周波数に一
致しなくてはならないという要求を満足すること
ができる。入、出力周波数関係に対しては回路１
４，１６は共に２分周するので、無いのと同じで
ある。
しかしながらパルスインヒビツトが行なわれる
と事情は異なつてくる。第２図のd1はパルスイン
ヒビツトが行なわれた部分の矩形波であり、この
部分は他の部分よりパルス幅が大である。デユー
テイ50％の矩形波の直流レベルはパルス振幅をＡ
としてＡ／２であるが、部分d1のような広幅部分
従つてデユーテイが50％より大なる部分がある
と、直流レベルはＡ／２よりやゝ大になる。これ
に反して若しパルスインヒビツトが出力ｄの各パ
ルスの間に相当する部分で行なわれると、その部
分のパルス間期間が大になり、第２図ｄの波形を
反転したと等価になつて直流レベルはＡ／２より
やゝ小になる。前者の場合自走周波数は入力fiが
あつたときより大、後者の場合は小となる。いず
れの状態をとるかは回路の初期状態によつて決ま
り、そしてこの初期状態は何時も一定ということ
ではないので上記２状態のいずれかがランダムに
発生することになる。このように自走周波数が
やゝ大または小の状態をランダムにとると、
PLL回路の自走周波数の測定に不便であり、ま
た該回路を対象機器に実装して使用中の場合は後
続回路が悪影響を受ける不都合がある。そこで本
発明は自走周波数の測定等に際しては該自走周波
数をＨ、Ｌいずれかへ固定しようとするものであ
り、特徴とする所は入力信号を２分周する回路
と、該２分周回路の出力を一方の入力とする位相
比較器と、該位相比較器の出力を入力される制御
発振器と、該制御発振器の出力パルスをｍ個につ
きｎ個の割合でインヒビツトする回路と、該イン
ヒビツト回路の出力またはその分周出力を２分周
して前記位置比較器の他方の入力とする２分周回
路とを備えるPLL回路における、前記入力信号
がない場合の制御発振器の自走周波数の固定方式
において、前記２つの２分周回路を前記インヒビ
ツトする期間において強制的にセツトして特定の
出力状態にすることにある。以下実施例を参照し
ながらこれを説明する。
と事情は異なつてくる。第２図のd1はパルスイン
ヒビツトが行なわれた部分の矩形波であり、この
部分は他の部分よりパルス幅が大である。デユー
テイ50％の矩形波の直流レベルはパルス振幅をＡ
としてＡ／２であるが、部分d1のような広幅部分
従つてデユーテイが50％より大なる部分がある
と、直流レベルはＡ／２よりやゝ大になる。これ
に反して若しパルスインヒビツトが出力ｄの各パ
ルスの間に相当する部分で行なわれると、その部
分のパルス間期間が大になり、第２図ｄの波形を
反転したと等価になつて直流レベルはＡ／２より
やゝ小になる。前者の場合自走周波数は入力fiが
あつたときより大、後者の場合は小となる。いず
れの状態をとるかは回路の初期状態によつて決ま
り、そしてこの初期状態は何時も一定ということ
ではないので上記２状態のいずれかがランダムに
発生することになる。このように自走周波数が
やゝ大または小の状態をランダムにとると、
PLL回路の自走周波数の測定に不便であり、ま
た該回路を対象機器に実装して使用中の場合は後
続回路が悪影響を受ける不都合がある。そこで本
発明は自走周波数の測定等に際しては該自走周波
数をＨ、Ｌいずれかへ固定しようとするものであ
り、特徴とする所は入力信号を２分周する回路
と、該２分周回路の出力を一方の入力とする位相
比較器と、該位相比較器の出力を入力される制御
発振器と、該制御発振器の出力パルスをｍ個につ
きｎ個の割合でインヒビツトする回路と、該イン
ヒビツト回路の出力またはその分周出力を２分周
して前記位置比較器の他方の入力とする２分周回
路とを備えるPLL回路における、前記入力信号
がない場合の制御発振器の自走周波数の固定方式
において、前記２つの２分周回路を前記インヒビ
ツトする期間において強制的にセツトして特定の
出力状態にすることにある。以下実施例を参照し
ながらこれを説明する。
第３図は第１図の一部に相当するもので、２０
は分周回路であり、２０ａ，２０ｂは第１図の１
０，１２に対応する。WCは書込みクロツク、
RCは読み取りクロツクであり、第１図のfi、
f0′に相当する。２２，２４はフリツプフロツプ
回路であつて第１図の２分周回路１４，１６に対
応し、２６，２８はノアゲート、３０はオアゲー
トであつてこれは第１図の位相比較器PCに相当
する。従つて動作は第１図と同様であり、書込み
クロツクWCのＮ分周、更に２分周した出力（即
ちフリツプフロツプ２２のＱ，）と、第４図に
示すようにインヒビツトして一部を歯欠けとした
読取りクロツクRCのＮ分周出力ｆを更に２分周
した出力即ちフリツプフロツプ２４のＱ，出力
が位相比較器PCのノアゲート２６，２８に入力
し、第４図ｇ，ｈに示す出力を生じ、これらがオ
アゲート３０で合成されて第２図ｅの如き位相比
較出力を生じ、これが電圧制御発振器VCOを制
御する。
は分周回路であり、２０ａ，２０ｂは第１図の１
０，１２に対応する。WCは書込みクロツク、
RCは読み取りクロツクであり、第１図のfi、
f0′に相当する。２２，２４はフリツプフロツプ
回路であつて第１図の２分周回路１４，１６に対
応し、２６，２８はノアゲート、３０はオアゲー
トであつてこれは第１図の位相比較器PCに相当
する。従つて動作は第１図と同様であり、書込み
クロツクWCのＮ分周、更に２分周した出力（即
ちフリツプフロツプ２２のＱ，）と、第４図に
示すようにインヒビツトして一部を歯欠けとした
読取りクロツクRCのＮ分周出力ｆを更に２分周
した出力即ちフリツプフロツプ２４のＱ，出力
が位相比較器PCのノアゲート２６，２８に入力
し、第４図ｇ，ｈに示す出力を生じ、これらがオ
アゲート３０で合成されて第２図ｅの如き位相比
較出力を生じ、これが電圧制御発振器VCOを制
御する。
自走周波数を測定する場合、書込みクロツク
WCは入力しない。従つてフリツプフロツプ２２
の出力はＱがＨ、がＬ又はその逆の状態に固定
される。今Ｑ＝Ｈ、＝Ｌとするとノアゲート２
６の出力ｇはＬレベルに固定され、Ｑ＝Ｌ、＝
Ｈならノアゲート２８の出力がＬレベルに固定さ
れ、前者の場合位相比較器出力ｅはフリツプフロ
ツプ２４のＱ出力と、また後者の場合は同と同
じになる。従つて出力ｅの直流分は前者の場合
Ａ／２よりやゝ低く、後者の場参Ａ／２よりやゝ
高く、前述の問題が生じる。
WCは入力しない。従つてフリツプフロツプ２２
の出力はＱがＨ、がＬ又はその逆の状態に固定
される。今Ｑ＝Ｈ、＝Ｌとするとノアゲート２
６の出力ｇはＬレベルに固定され、Ｑ＝Ｌ、＝
Ｈならノアゲート２８の出力がＬレベルに固定さ
れ、前者の場合位相比較器出力ｅはフリツプフロ
ツプ２４のＱ出力と、また後者の場合は同と同
じになる。従つて出力ｅの直流分は前者の場合
Ａ／２よりやゝ低く、後者の場参Ａ／２よりやゝ
高く、前述の問題が生じる。
そこで本発明では第５図に示すようにフリツプ
フロツプ２２，２４を強制的にセツトして“１”
出力状態に固定するようにする。３２はそのセツ
トパルスSPの発生器である。第６図に示すよう
にこのセツトパルスSPは読取りクロツクRCのパ
ルスインヒビツトした部分に対応するタイミング
で発生させる。このときフリツプフロツプ２４は
一方の状態になり、他の状態になることはなく、
一方、フリツプフロツプ２２は出力状態がいずれ
であつてもＱ＝Ｈ、＝Ｌの状態にセツトされ
る。従つてノアゲート２６は閉じ、ノアゲート２
８が開き、位相比較器PCの出力ｅはフリツプフ
ロツプ２４の出力を反転したノアゲート２８の
出力ｈと等しくなる。この出力ｅの状態は読み取
りクロツクRCを2N分周したものに対応する１つ
のみで、その反転出力状態をとることはないから
自走周波数は１つの状態、本例では定常値より
やゝ低い値に固定され、該周波数の測定が容易、
迅速になり、エラーを生じる恐れがなくなる。尚
PLL回路のＭ、Ｎ分周回路は入、出力周波数に
応じて一方又は両方が省略され、電圧制御発振器
VCOは電流制御発振器CCOなど他の適宜の可制
御発振器でよい。
フロツプ２２，２４を強制的にセツトして“１”
出力状態に固定するようにする。３２はそのセツ
トパルスSPの発生器である。第６図に示すよう
にこのセツトパルスSPは読取りクロツクRCのパ
ルスインヒビツトした部分に対応するタイミング
で発生させる。このときフリツプフロツプ２４は
一方の状態になり、他の状態になることはなく、
一方、フリツプフロツプ２２は出力状態がいずれ
であつてもＱ＝Ｈ、＝Ｌの状態にセツトされ
る。従つてノアゲート２６は閉じ、ノアゲート２
８が開き、位相比較器PCの出力ｅはフリツプフ
ロツプ２４の出力を反転したノアゲート２８の
出力ｈと等しくなる。この出力ｅの状態は読み取
りクロツクRCを2N分周したものに対応する１つ
のみで、その反転出力状態をとることはないから
自走周波数は１つの状態、本例では定常値より
やゝ低い値に固定され、該周波数の測定が容易、
迅速になり、エラーを生じる恐れがなくなる。尚
PLL回路のＭ、Ｎ分周回路は入、出力周波数に
応じて一方又は両方が省略され、電圧制御発振器
VCOは電流制御発振器CCOなど他の適宜の可制
御発振器でよい。
以上説明したように本発明によればPLL回路
の２種ある自走周波数を一定に固定することがで
き、該周波数の測定などに便利である。
の２種ある自走周波数を一定に固定することがで
き、該周波数の測定などに便利である。
第１図はPLL回路を説明するブロツク図、第
２図はその動作説明用のパルス波形図、第３図は
第１図の要部の具体例を示すブロツク図、第４図
はその動作説明用パルス波形図、第５図は本発明
の実施例を示すブロツク図、第６図はその動作説
明用のパルス波形図である。 図面で１４，１６，２２，２４は２分周回路、
１０，２０はＮ分周回路、１２はＭ分周回路、
PCは位相比較器、VCOは電圧制御発振器、１８
はインヒビツト回路、３２は２分周回路へのセツ
トパルスを発生するパルス発生器である。
２図はその動作説明用のパルス波形図、第３図は
第１図の要部の具体例を示すブロツク図、第４図
はその動作説明用パルス波形図、第５図は本発明
の実施例を示すブロツク図、第６図はその動作説
明用のパルス波形図である。 図面で１４，１６，２２，２４は２分周回路、
１０，２０はＮ分周回路、１２はＭ分周回路、
PCは位相比較器、VCOは電圧制御発振器、１８
はインヒビツト回路、３２は２分周回路へのセツ
トパルスを発生するパルス発生器である。
Claims (1)
- １ 入力信号を２分周する回路と、該２分周回路
の出力を一方の入力とする位相比較器と、該位相
比較器の出力を入力される制御発振器と、該制御
発振器の出力パルスをｍ個につきｎ個の割合でイ
ンヒビツトする回路と、該インヒビツト回路の出
力またはその分周出力を２分周して前記位相比較
器の他方の入力とする２分周回路とを備える
PLL回路における、前記入力信号がない場合の
制御発振器の自走周波数の固定方式において、前
記２つの２分周回路を前記インヒビツトする期間
において強制的にセツトして特定の出力状態にす
ることを特徴とした自走周波数固定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56092790A JPS57207432A (en) | 1981-06-16 | 1981-06-16 | Free-running frequency fixing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56092790A JPS57207432A (en) | 1981-06-16 | 1981-06-16 | Free-running frequency fixing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57207432A JPS57207432A (en) | 1982-12-20 |
| JPS6317251B2 true JPS6317251B2 (ja) | 1988-04-13 |
Family
ID=14064209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56092790A Granted JPS57207432A (en) | 1981-06-16 | 1981-06-16 | Free-running frequency fixing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57207432A (ja) |
-
1981
- 1981-06-16 JP JP56092790A patent/JPS57207432A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57207432A (en) | 1982-12-20 |
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