JPS6239911A - 論理レベル設定回路 - Google Patents
論理レベル設定回路Info
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- JPS6239911A JPS6239911A JP60178499A JP17849985A JPS6239911A JP S6239911 A JPS6239911 A JP S6239911A JP 60178499 A JP60178499 A JP 60178499A JP 17849985 A JP17849985 A JP 17849985A JP S6239911 A JPS6239911 A JP S6239911A
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- 230000003321 amplification Effects 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 102220042254 rs139219896 Human genes 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理レベルの設定回路に関し、特に。
直流バイアスを印加された論理出力を得る回路において
、直流バイアス及び論理出力振幅を独立に設定できる論
理レベル設定回路に関する。
、直流バイアス及び論理出力振幅を独立に設定できる論
理レベル設定回路に関する。
従来、この種の回路は、第７図に示す様に、第１の定電
流源Ｉ６１．第１のカレントミラー回路Ｑ６２．Ｑ６３
．スイッチング用トランジスタＱ６１．第１の出力抵抗
Ｒ６１，カップリングコンデンサー０６１．第２の定電
流源■６２．第２のカレントミラー回路Ｑ６４ 、Ｑ６
５ 、第２の出力抵抗Ｒ６２より構成されていた。
流源Ｉ６１．第１のカレントミラー回路Ｑ６２．Ｑ６３
．スイッチング用トランジスタＱ６１．第１の出力抵抗
Ｒ６１，カップリングコンデンサー０６１．第２の定電
流源■６２．第２のカレントミラー回路Ｑ６４ 、Ｑ６
５ 、第２の出力抵抗Ｒ６２より構成されていた。
第８図において、論理振幅ｖＬ（ｐ−ｐ”）は、第１の
定電流源Ｔ６１と第１の出力抵抗Ｒ６１の値により決定
され、直流バイアス電圧値ＶＢは第２の定電流源Ｉ６２
と第２の出力抵抗Ｒ６２の値により決定される。すなわ
ち。
定電流源Ｔ６１と第１の出力抵抗Ｒ６１の値により決定
され、直流バイアス電圧値ＶＢは第２の定電流源Ｉ６２
と第２の出力抵抗Ｒ６２の値により決定される。すなわ
ち。
ＶＬ（、−、） ＝ １６１ 、Ｒ６１ｖＢ＝ Ｉ６２
．Ｒ６２ となる。又、カンプリングコンデンサーＣ６１，＋７）
値は第１の出力抵抗Ｒ６１の両端に発生した論理出力波
形が大きく変化することなく出力端子ＯＵＴに伝送され
るべく充分に大きな値である必要がある。すなわち、ス
イッチング用トランジスタＱ６１のベースに接続された
入力端子ＩＮに印加される入力信号の周期に対しＲ６１
、Ｒ６２，Ｃ６１が決定する時定数は充分に大きくしな
ければならない。特にベージング受信システムの様にデ
ータ伝送速度が遅い場合にはＣ６１の値を大きくし々く
てはならないことが容易に予想できる。
．Ｒ６２ となる。又、カンプリングコンデンサーＣ６１，＋７）
値は第１の出力抵抗Ｒ６１の両端に発生した論理出力波
形が大きく変化することなく出力端子ＯＵＴに伝送され
るべく充分に大きな値である必要がある。すなわち、ス
イッチング用トランジスタＱ６１のベースに接続された
入力端子ＩＮに印加される入力信号の周期に対しＲ６１
、Ｒ６２，Ｃ６１が決定する時定数は充分に大きくしな
ければならない。特にベージング受信システムの様にデ
ータ伝送速度が遅い場合にはＣ６１の値を大きくし々く
てはならないことが容易に予想できる。
ここで、Ｃ６１の値を具体的な例で検討してみる。第７
図及び第８図において。
図及び第８図において。
Ｔ””１０ｍ５
Ｒ６１＝１０にΩ
Ｒ６２＝ １０にΩ
Ｖ Ｌ（ｐ ｐ ） ＝ｏ、 ２ ｖ
Δ■≦０１・ＶＬ（ｐ−ｐ）
、’、 Ｃ６１：２２．２４μＦ
となる。
〔発明が解決しようとする問題点３
以上のことより、従来例においては、容量の大きいコン
デンサーが必要と々す２回路の集積化に対してはビン数
の増加と外付部品が必要となる欠点がある。
デンサーが必要と々す２回路の集積化に対してはビン数
の増加と外付部品が必要となる欠点がある。
又、コンデンサーを通してデジタル信号を伝送するため
に、波形変化が必ず発生する欠点がある。
に、波形変化が必ず発生する欠点がある。
本発明の目的は、上述した欠点を除去した論理レベル設
定回路を提供することにある。
定回路を提供することにある。
本発明によれば、第４図及び第６図の実施例の如く、第
１及び第２のトランジスタで構成される差動対と、該第
１のトランジスタのベースに入力回路を介して接続され
た入力端子と、前記第１及び第２のトランジスタの共通
エミッタに接続された第１の定電流源と、駆動トランジ
スタと出力トランジスタとで構成され、該駆動トランジ
スタが前記第２のトランジスタのコレクタに接続された
第１のカレントミラー回路とノ前起部１のトランジスタ
のコレクタに接続されると共に、前記出力トランジスタ
の定電流出力に接続された出力端子と。
１及び第２のトランジスタで構成される差動対と、該第
１のトランジスタのベースに入力回路を介して接続され
た入力端子と、前記第１及び第２のトランジスタの共通
エミッタに接続された第１の定電流源と、駆動トランジ
スタと出力トランジスタとで構成され、該駆動トランジ
スタが前記第２のトランジスタのコレクタに接続された
第１のカレントミラー回路とノ前起部１のトランジスタ
のコレクタに接続されると共に、前記出力トランジスタ
の定電流出力に接続された出力端子と。
前記出力端子に接続された出力バイアス設定用抵抗と、
前記出力端子に接続された出力バイアス設定用の第２の
定電流源とを有することを特徴とする論理レベル設定回
路が得られる。
前記出力端子に接続された出力バイアス設定用の第２の
定電流源とを有することを特徴とする論理レベル設定回
路が得られる。
更に２本発明によれば、第１図、第３図、及び第５図の
実施例の如く、第１及び第２のトランジスタで構成され
る差動対と、該第１のトランジスタのベースに入力回路
を介して接続された入力端子と、前記第１及び第２のト
ランジスタの共通エミッタに接続された第１の定電流源
と、駆動トランジスタと出力トランジスタとで構成され
、該１駆動トランジスタが前記第２のトランジスタのコ
レクタに接続された第１のカレントミラー回路と。
実施例の如く、第１及び第２のトランジスタで構成され
る差動対と、該第１のトランジスタのベースに入力回路
を介して接続された入力端子と、前記第１及び第２のト
ランジスタの共通エミッタに接続された第１の定電流源
と、駆動トランジスタと出力トランジスタとで構成され
、該１駆動トランジスタが前記第２のトランジスタのコ
レクタに接続された第１のカレントミラー回路と。
前記出力トランジスタの定電流出力に接続された出力端
子と、前記第１のトランジスタのコレクタに接続された
第２のカレントミラー回路と、該第２のカレントミラー
回路の出力に接続された第３のカレントミラー回路と、
前記出力端子に接続さく６） れだ出力バイアス設定用抵抗と、前記出力端子に接続さ
れた出力バイアス設定用の第２の定電流源とを有し、前
記第３のカレントミラー回路の出力が前記出力端子に接
続されたことを特徴とする論理レベル設定回路が得られ
る。
子と、前記第１のトランジスタのコレクタに接続された
第２のカレントミラー回路と、該第２のカレントミラー
回路の出力に接続された第３のカレントミラー回路と、
前記出力端子に接続さく６） れだ出力バイアス設定用抵抗と、前記出力端子に接続さ
れた出力バイアス設定用の第２の定電流源とを有し、前
記第３のカレントミラー回路の出力が前記出力端子に接
続されたことを特徴とする論理レベル設定回路が得られ
る。
次に本発明について図面を参照して説明する。
第１図を参照すると１本発明の第１の実施例は。
入力端子ＩＮ、ＮイスイツチングランジスタＱｌｌ（入
力回路）、レベルシフト用抵抗Ｒ１，１，ＲＩ２゜レベ
ルシフト用定電流源１１１．バイアス用抵抗Ｒ１３，バ
イアス用定電流源■１２．電流切換用差動対Ｑ１２．Ｑ
１３（Ｑ１２は第１のトランジＱ１５．Ｑ１９．第２の
カレントミラー回路Ｑ１４゜Ｑ１６．第３のカレントミ
ラー回路Ｑ １７．Ｑ１８゜出力バイアス設定用定電流
源■１４．出力バイアス用抵抗Ｒ１４，出力端子ＯＵＴ
を含む。なお、 Ｑ１５゜Ｑ１４．Ｑ１７をカレントミ
ラー回路の駆動トランジスタ、 Ｑ ｌ ９ 、 Ｑ
１６ 、 Ｑ １．８をカレントミラー回路の出力トラ
ンジスタと称す。
力回路）、レベルシフト用抵抗Ｒ１，１，ＲＩ２゜レベ
ルシフト用定電流源１１１．バイアス用抵抗Ｒ１３，バ
イアス用定電流源■１２．電流切換用差動対Ｑ１２．Ｑ
１３（Ｑ１２は第１のトランジＱ１５．Ｑ１９．第２の
カレントミラー回路Ｑ１４゜Ｑ１６．第３のカレントミ
ラー回路Ｑ １７．Ｑ１８゜出力バイアス設定用定電流
源■１４．出力バイアス用抵抗Ｒ１４，出力端子ＯＵＴ
を含む。なお、 Ｑ１５゜Ｑ１４．Ｑ１７をカレントミ
ラー回路の駆動トランジスタ、 Ｑ ｌ ９ 、 Ｑ
１６ 、 Ｑ １．８をカレントミラー回路の出力トラ
ンジスタと称す。
なお、各カレントミラー回路を構成している対のトラン
ジスタの特性は同一とし、全てのトランジスタのβＦＢ
（ベース接地電流増幅率）は１とする。
ジスタの特性は同一とし、全てのトランジスタのβＦＢ
（ベース接地電流増幅率）は１とする。
第１図において、Ｑ１２．Ｑ１３が構成する差動対の出
力電流１２．１３は以下の様になる。
力電流１２．１３は以下の様になる。
ここで、■１３・・・定電流源１１３の出力電流Ｖ１２
・・・Ｑ１２のべπスに印加される電圧Ｖ１３・・・’
ｈ３のベースに印加される電圧ＶＴ＝ＫＴ／ｑ Ｋ ・・・ボルツマン定数 Ｔ ・・・絶対温度 ｑ ・・・電子の電荷 さらに全てのトランジスタのｈＦＢは１であり。
・・・Ｑ１２のべπスに印加される電圧Ｖ１３・・・’
ｈ３のベースに印加される電圧ＶＴ＝ＫＴ／ｑ Ｋ ・・・ボルツマン定数 Ｔ ・・・絶対温度 ｑ ・・・電子の電荷 さらに全てのトランジスタのｈＦＢは１であり。
各カレントミラー回路を構成する対のトランジスタの特
性は同一であるから、 ｌ２＝Ｉ６＝Ｉ８．ｌ３−４９
となる。従ってＱ１９とＱ１０のそれぞれのコレクタが
接続された点より出力される電流■１０は以下の様にな
る。
性は同一であるから、 ｌ２＝Ｉ６＝Ｉ８．ｌ３−４９
となる。従ってＱ１９とＱ１０のそれぞれのコレクタが
接続された点より出力される電流■１０は以下の様にな
る。
ここで、（■１２−■１３）≧５ｖＴテあれば。
■ ≧■ ・（−０，９８７）
パ・１１０キー１１３
となり、（ｖ１２−ｖ１３）＜−５ＶＴテアレバ。
Ｉ ≦Ｉ ・ ０．９８７
・°・工１０キ１１３
となる。
従って、入力信号がＬｏｗの時、すなわちＱｌｌがＯＦ
Ｆの時、（ｖ１２−ｖ１３）≧５ＶＴ、入力信号がＨ４
ｇｈの時、すなわちＱｌｌがＯＮの時、 （ｖ１２−ｖ
、６）＜−５ＶＴ となる様に、 Ｒ１１、Ｒｉ ２
、 Ｉ １１を設定すると、入力信号がＬｏｗの時、
■ キー■、６．入力信号がＨｉ ｇｈの時■１０キ■
１３となる。
Ｆの時、（ｖ１２−ｖ１３）≧５ＶＴ、入力信号がＨ４
ｇｈの時、すなわちＱｌｌがＯＮの時、 （ｖ１２−ｖ
、６）＜−５ＶＴ となる様に、 Ｒ１１、Ｒｉ ２
、 Ｉ １１を設定すると、入力信号がＬｏｗの時、
■ キー■、６．入力信号がＨｉ ｇｈの時■１０キ■
１３となる。
出力電圧Ｖ。ＵＴは
ｖｏＵＴ−（工、。十１１４）・Ｒ１４・・・・・・（
４）で示されるから、入力端子ＩＮに印加される入力信
号に応じて 入力信号がＨｉ ｇｈの時 ｖｏＵＴキ（１１３”１４）・Ｒ１４・・・・・・ （
５）入力信号がＬｏｗの時 ＶＯＬＩＴキ（−■１３＋１１４）・Ｒ１４’・・・・
・ （６）となり、第２図に示される出力が出力端子Ｏ
ＵＴに得られる。
４）で示されるから、入力端子ＩＮに印加される入力信
号に応じて 入力信号がＨｉ ｇｈの時 ｖｏＵＴキ（１１３”１４）・Ｒ１４・・・・・・ （
５）入力信号がＬｏｗの時 ＶＯＬＩＴキ（−■１３＋１１４）・Ｒ１４’・・・・
・ （６）となり、第２図に示される出力が出力端子Ｏ
ＵＴに得られる。
又、■１３の設定と■１４の設定は全く独立しており、
出力波形の直流バイアス電圧１１４・Ｒ１４と論理振幅
■１３・Ｒ１４は全く独立に設定することが可能となる
。
出力波形の直流バイアス電圧１１４・Ｒ１４と論理振幅
■１３・Ｒ１４は全く独立に設定することが可能となる
。
又、出力電圧は第２図に示す様にＱ１９の飽和電圧ＶＣ
ＥＳ１９とＱ１０の飽和電圧ＶＣＥ８１８を除いた広い
設定範囲となる。
ＥＳ１９とＱ１０の飽和電圧ＶＣＥ８１８を除いた広い
設定範囲となる。
第３図を参照すると９本発明の第２の実施例では、出力
バイヤス設定用抵抗Ｒ１４がＶｃｃの電圧供給ラインと
出力端子ＯＵＴとの間に接続され、出力バイアス設定用
定電流源Ｉ］４がアースと出力端子ＯＵＴとの間に接続
される。このことによって。
バイヤス設定用抵抗Ｒ１４がＶｃｃの電圧供給ラインと
出力端子ＯＵＴとの間に接続され、出力バイアス設定用
定電流源Ｉ］４がアースと出力端子ＯＵＴとの間に接続
される。このことによって。
本実施例では出力波形の平均値がＶ。０を基準に設定さ
れる。
れる。
第４図を参照すると１本発明の第３の実施例７は、使用
するカレントミラー回路の数を最少にしたもので、第１
のカレントミラー回路Ｑ１５１ Ｑ１９のみを用いたも
のである。
するカレントミラー回路の数を最少にしたもので、第１
のカレントミラー回路Ｑ１５１ Ｑ１９のみを用いたも
のである。
第５図を参照すると２本発明の第４の実施例は。
差動対の第１のトランジスタＱ１２のベースに接続され
る入力回路としてスイッチング用トランジスタＱｌｌの
代りに反転回路ＩＮＶを用いたものである。
る入力回路としてスイッチング用トランジスタＱｌｌの
代りに反転回路ＩＮＶを用いたものである。
第６図を参照すると９本発明の第５の実施例は。
第４図の実施例において、上述の入内回路としてスイッ
チング用トランジスタＱｌｌの代りに反転回路ＩＮＶを
用いたものである。
チング用トランジスタＱｌｌの代りに反転回路ＩＮＶを
用いたものである。
県下余日
〔発明の効果〕
以上説明した様に本発明は、電流切換用差動対とカレン
トミラー回路で構成された回路を出力端子に直接接続す
ると共に、直流バイアス設定用の定電流源及び抵抗も出
力端子に直接接続することにより、外付部品を必要とせ
ず、従って集積回路化においてピン数を低減できる。更
に本発明では。
トミラー回路で構成された回路を出力端子に直接接続す
ると共に、直流バイアス設定用の定電流源及び抵抗も出
力端子に直接接続することにより、外付部品を必要とせ
ず、従って集積回路化においてピン数を低減できる。更
に本発明では。
波形変化を生じる。ことなく、出力波形の直流バイアス
電圧と論理振幅を独立に設定できるだめ、任意の直流バ
イアス及び任意の論理振幅を容易に設定できる効果があ
る。
電圧と論理振幅を独立に設定できるだめ、任意の直流バ
イアス及び任意の論理振幅を容易に設定できる効果があ
る。
第１図は本発明の第１の実施例を示す回路図。
第２図は第１の実施例における出力波形を示す図。
第３図〜第６図はそれぞれ本発明の他の実施例を示す回
路図、第７図は従来例を示す回路図、第８図は従来例に
おける出力波形を示す図である。 ＩＮ・・・入力端子、 ＯＵＴ・・・出力端子、Ｑｌｌ
・・・スイッチング用トランジスタ、Ｑ１２．Ｑ１３・
・・電流切換用差動対、Ｑ１５．Ｑ１９・・・第１のカ
レントミラー回路、Ｑ１４．Ｑ１６・・・第２のカレン
トミラー回路、Ｑ１０．Ｑ１８・・・第３のカレントミ
ラー回路、■１１・・・レベルシフト用定電流源。 １１２・・・バイアス用定電流源、１１３・・・論理振
幅設定用定電流源、 Ｉ １４ 用出力バイアス設定用
定電流源、 Ｒ］、 １ 、 Ｒ１２・・・レベルシフ
ト用抵抗。 ＲＩ３・・・バイアス用抵抗、ＲＩ４・・・出力バイア
ス設定用抵抗、 ＩＮＶ・・・反転回路。 第６図
路図、第７図は従来例を示す回路図、第８図は従来例に
おける出力波形を示す図である。 ＩＮ・・・入力端子、 ＯＵＴ・・・出力端子、Ｑｌｌ
・・・スイッチング用トランジスタ、Ｑ１２．Ｑ１３・
・・電流切換用差動対、Ｑ１５．Ｑ１９・・・第１のカ
レントミラー回路、Ｑ１４．Ｑ１６・・・第２のカレン
トミラー回路、Ｑ１０．Ｑ１８・・・第３のカレントミ
ラー回路、■１１・・・レベルシフト用定電流源。 １１２・・・バイアス用定電流源、１１３・・・論理振
幅設定用定電流源、 Ｉ １４ 用出力バイアス設定用
定電流源、 Ｒ］、 １ 、 Ｒ１２・・・レベルシフ
ト用抵抗。 ＲＩ３・・・バイアス用抵抗、ＲＩ４・・・出力バイア
ス設定用抵抗、 ＩＮＶ・・・反転回路。 第６図
Claims (1)
- 【特許請求の範囲】 １、第１及び第２のトランジスタで構成される差動対と
、該第１のトランジスタのベースに入力回路を介して接
続された入力端子と、前記第１及び第２のトランジスタ
の共通エミッタに接続された第１の定電流源と、駆動ト
ランジスタと出力トランジスタとで構成され、該駆動ト
ランジスタが前記第２のトランジスタのコレクタに接続
された第１のカレントミラー回路と、前記第１のトラン
ジスタのコレクタに接続されると共に、前記出力トラン
ジスタの定電流出力に接続された出力端子と、前記出力
端子に接続された出力バイアス設定用抵抗と、前記出力
端子に接続された出力バイアス設定用の第２の定電流源
とを有することを特徴とする論理レベル設定回路。 ２、第１及び第２のトランジスタで構成される差動対と
、該第１のトランジスタのベースに入力回路を介して接
続された入力端子と、前記第１及び第２のトランジスタ
の共通エミッタに接続された第１の定電流源と、駆動ト
ランジスタと出力トランジスタとで構成され、該駆動ト
ランジスタが前記第２のトランジスタのコレクタに接続
された第１のカレントミラー回路と、前記出力トランジ
スタの定電流出力に接続された出力端子と、前記第１の
トランジスタのコレクタに接続された第２のカレントミ
ラー回路と、該第２のカレントミラー回路の出力に接続
された第３のカレントミラー回路と、前記出力端子に接
続された出力バイアス設定用抵抗と、前記出力端子に接
続された出力バイアス設定用の第２の定電流源とを有し
、前記第３のカレントミラー回路の出力が前記出力端子
に接続されたことを特徴とする論理レベル設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178499A JPH0732357B2 (ja) | 1985-08-15 | 1985-08-15 | 論理レベル設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60178499A JPH0732357B2 (ja) | 1985-08-15 | 1985-08-15 | 論理レベル設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6239911A true JPS6239911A (ja) | 1987-02-20 |
| JPH0732357B2 JPH0732357B2 (ja) | 1995-04-10 |
Family
ID=16049527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60178499A Expired - Lifetime JPH0732357B2 (ja) | 1985-08-15 | 1985-08-15 | 論理レベル設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732357B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02271711A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体集積回路用入力回路 |
| JP2006254416A (ja) * | 2005-02-10 | 2006-09-21 | Nec Electronics Corp | インターフェイス回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5286041A (en) * | 1976-01-12 | 1977-07-16 | Nippon Gakki Seizo Kk | Voltage control type resistor circuit |
| JPS54105243U (ja) * | 1977-12-31 | 1979-07-24 | ||
| JPS5544286A (en) * | 1978-09-25 | 1980-03-28 | Nec Corp | Logic circuit of current selection type |
| JPS616910A (ja) * | 1984-06-21 | 1986-01-13 | Matsushita Electric Ind Co Ltd | トランジスタ増幅器 |
-
1985
- 1985-08-15 JP JP60178499A patent/JPH0732357B2/ja not_active Expired - Lifetime
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|---|---|---|---|---|
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| JP2006254416A (ja) * | 2005-02-10 | 2006-09-21 | Nec Electronics Corp | インターフェイス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732357B2 (ja) | 1995-04-10 |
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