JPS6240694A - リ−ク電流センス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は半導体記憶装置、特にダイナミック型ＲＡＭ
（ランダムアクセスメモリ）のリフレッシュ回路に用い
られるリーク電流センス回路に関する。

［発明の技術的背景〕 最近のダイナミック型ＲＡＭには、リフレッシュ動作を
自動的に行なうための自動リフレッシュ回路をメモリチ
ップ上に搭載することにより、使い方、周辺回路の便宜
を図ったものがある。この自動リフレッシュ回路は、例
えば第８図に示すように発振器８１とリフレッシュアド
レスカウンタ８２とを有し、メモリが通常動作、すなわ
ちデータの書き込みや読み出しを行なっていないときに
自動的にリフレッシュアドレスを設定してリフレッシュ
動作を行なわせている。この場合、リフレッシュ動作と
してメモリセルのリーク電流を考慮していないと、リフ
レッシュ回路の消費電流が必要以上に大きくなる。すな
わち、上記リーク電流は周囲温度の上昇と共に大きくな
るので、全温度にわたって自動リフレッシュ動作を行な
わせるためには、リーク電流が最も大きくなった場合を
想定して一定の余裕を持った短いリフレッシュ周期に設
定しなければならないからである。

このような事情において、リフレッシュに要する消費電
力を低減化するために、リフレッシュ動作を必要最大の
周期で自動的に行なうように制御する完全自動リフレッ
シュ方式を採用したＭＯ８記憶装置が特開昭５９−５６
２９１号公報により提案されている。ざらに、このＭＯ
８記憶装置に比べて、より低Ｉｒ４費電力化が図られた
自動リフレッシュＥｌ　御回路が本件出願の出願人によ
る特願昭５９−１７２７５４号の出願により提案されて
いる。その一実施例に係る回路を第９図に示す。この自
動リフレッシュ方式の基本的な動作は、リークモニタ回
路中のキャパシタの保持電圧がリークにより低下し、こ
れが所定値以下になったことを検知することによりリフ
レッシュ動作の始動あるいは間欠的間隔を制御するもの
である。なお、第９図中、リークモニタ回路９１は図示
しないメモリセルと同じ構成を持つように、１個の記憶
保持用キャパシタＣと１個のＮチャネルのＭＯ８型トラ
ンスファゲートＱとを直列に接続して構成されている。

なお、９２はプリチャージ・ディスチャージ型のＣＭＯ
Ｓインバータである。

ところで、上記リークモニタ回路９１のキャパシタＣに
充電される電荷量が不適切なものであった場合、キャパ
シタＣの保持電圧が所定値以下になるまでの時間、すな
わちリーク時間のモニタは、実際のメモリセルにおける
実際のリーク時間を正確に反映しているとは言えなくな
る。この点を考慮して、リークモニタ回路のキャパシタ
に対する適切な充電を行なうための具体例が、本件出願
の出願人による特願昭６０−５６５０３号「リーク電流
センス回路」の出願により提案されている。

このリーク電流センス回路の一実施例に係る回路構成を
第１０図に示す。このリーク電流センス回路はダイナミ
ック型ＲＡＭの自動リフレッシュ制御部に設けられてり
、ＱｌないしＣ４はＭＯＳトランジスタ　（絶縁ゲート
型電界効果トランジスタ）、Ｃ１，ｔ＞よびＣ２は第１
、第２のキャパシタであり、これらはリークモニタ回路
１１０およびプリチャージ・ディスチャージ型のインバ
ータ　１２０を構成している。すなわち、リークモニタ
回路１１０において、ＰチャネルＭＯＳトランジスタＱ
１はソースがｖＤＤ電源に接続され、ドレイン、ゲート
相互が接続されると共にトランスファゲートとしてのＮ
チャネルＭＯＳトランジスタＱ２のドレインに接続され
ている。このトランジスタＱ２のソースにはキャパシタ
Ｃ１，Ｃ２の各一端が接続されている。ここで、上記ト
ランジスタＱ２およびキャパシタＣＬＣ２は、ダイナミ
ック型ＲＡ〜１におけるメモリセルと同等の特性を持つ
ように構成されている。前記インバータ　１２０ではプ
リチャージ用のＰチャネルＭＯＳトランジスタＱ３のソ
ースがＶＤＤ電源に、ドレインがディスチャージ用のＮ
チャネルＭｏＳトランジスタＣ４のドレインに、ゲート
が上記第１、第２のキャパシタＣＬ　Ｃ２それぞれの一
端に接続され、１−ランジスタＱ４のソースがＶｅｓ電
源（ＩＩ地電位）に接続されている。なお、第１０図に
おいて、トランジスタＱ２のドレインを第１のノードＮ
１．ゲートを第２のノードＮ２、ソースを第３のノード
Ｎ３とし、第１のキャパシタＣ１の他端を第４のノード
Ｎ４、第２のキャパシタＣ２の他端を第５のノードＮ５
、トランジスタＱ３と０４の共通ドレインを第６のノー
ドＮ６およびトランジスタＱ４のゲートを第７のノード
Ｎ７としている。

このような構成のリーク電流センス回路において、トラ
ンジスタＱ２のゲート、すなわちノードＮ２に所定のタ
イミングでパルス信号を供給して第３のノードＮ３に電
源ｖＤＤよりもＰチャネルＭＯＳトランジスタＱ１の同
値電圧ＶＴＰ分だけ低い電位Ｖｏｏ−ＶＴＲ（以下、電
位ｖｂと称する〉を印加する。次に第１のキャパシタＣ
１の他端、すなわちノードＮ４の電位を上昇させること
によってノードＮ３の電位をｖｂからＶＣにブートスト
ラップさせる。なお、第２のキャパシタＣ２の他端、す
なわち第５のノードＮ５には一定の電位例えばＶＣを常
時供給しておく。ノードＮ３の電位がブートストラップ
された後はこの状態で放置する。このとき、第１、第２
のキャパシタＣ１、Ｃ２のリークによりノードＮ３の電
位が所定値以下に達すると、プリチャージ・ディスチャ
ージ型のインバータ　１２０がこれを検出し、第６のノ
ードＮ６の信号はＶｏｓからＶＤＤに反転する。

なお、これ以前では予めノードＮ７の信号が所定のタイ
ミングでＶＤＤに設定され、プリチャージ・ディスチャ
ージ型のインバータ　１２０内のＮチャネルＭＯＳ　ｌ
〜ランジスタＱ４がオン状態になり、ノードＮ６の信号
はＶｓｏにされている。

ここで２ａｌａのキャパシタＣ１、Ｃ２と２種の電位Ｖ
ｂ、Ｖｃにより、ブートストラップ前後における第２の
キャパシタＣ２と１〜ランジスタＱ２との接続点である
ノードＮ３の電位変化ｆｆｉ　Ｖ　Ｕｎが決定され、そ
の値は次式で与えられる。

上記１式で与えられる電位はリフレッシュ動作余裕とな
る。そしてこのリフレッシュ動作余裕はプロセス変化に
基づ＜ＭＯＳ　トランジスタの閾値電圧の変動に依存せ
ず、モニタ用キャパシタＣ１、Ｃ２および２種の電位Ｖ
ｂ、Ｖｃのみにより最適値に設定することが可能である
。この場合の最適値とは実際のメモリセルにおけるリー
ク時間より前にリーク電流センス回路により適確にモニ
タ時間のセンスができるように、モニタ用キャパシタＣ
１、Ｃ２を充電するのに必要な時間である。

［背景技術の問題点］ ところで、上記第１０図のようなリーク電流センス回路
において、リフレッシュ動作の始動あるいは間欠的間隔
を制御する周辺回路の動作が非常に重要と考えられる。

しかしながら、特願昭６０−５６５０３号の出願ではこ
れら周辺回路に関する具体的回路は示されていない。完
全自動的にリフレッシュ制御を行なわせるためには周辺
回路が必要不可欠である。

［発明の目的コ この発明は上記のような事情を考慮してなされたもので
ありその目的は、プロセス変化に依存せず、リフレッシ
ュ動作余裕を最適値に設定することができ、しかもリフ
レッシュ動作の始動および間欠的間隔を自動υ］Ｉ１１
する制御回路を伴ったリーク電流センス回路を提供する
ことにある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、リフレッ
シュ動作を必要とするメモリセルのり一りをモニタする
ためにトランスファゲートと第１および第２のキャパシ
タとを用いてリークモニタ回路を構成し、このリークモ
ニタ回路におけるトランスファゲートと第２のキャパシ
タとの接続点の電位が所定値に達したときこの電位に応
じてプリチャージ・ディスチャージ型のインバータの出
力端をプリチャージし、このインバータの出力端の信号
に基づいて上記メモリセルのリフレッシュ動作を制御す
るための制御信号を第１の制御回路で発生し、上記第１
の制御信号に基づき第２の制御回路で上記第１および第
２のキャパシタの充電動作を制御し、さらに上記第１の
制御信号に基づき第３の制御回路で上記インバータのデ
ィスチャージ動作を制御するようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係るリーク電流センス回路の第１の
実施例の構成を示す回路図である。

この実施例回路では前記第１０図の場合と同様に、トラ
ンスファゲート用のＮチャネルＭＯＳトランジスタＱ２
と第１、第２のキャパシタＣ１、Ｃ２とからなるリーク
モニタ回路１１と、ＰチャネルＭｏＳトランジスタＱ３
およびＮチャネル〜ＩＯＳトランジスタＱ４からなるプ
リチャージ・ディスチャージ型インバータ１２とが設け
られている。この他の回路は上記リークモニタ回路１１
およびプリチャージ・ディスチャージ型インバータ１２
の動作を制御する周辺回路であり、これら周辺回路は次
に示す三つの働きを行なう。

■　プリチャージ・ディスチャージ型インバータ１２の
出力信号からリフレッシュ開始のための制御信号を発生
する。

■　■の制御信号に基づき、リークモニタ回路１１内の
キャパシタＣ１、Ｃ２に再充電を行ない、最適動作余裕
でリーク動作が開始されるようにする。

■　プリチャージ・ディスチャージ型インバータ１２の
出力をディスチャージし、次のリークセンスの出力に備
えるようにする。

上記■ないし■の鏝面を達成する周辺回路は次のように
構成されている。プリチャージ・ディスチャージ型イン
バータ１２の出力ノードであるＮ６はＣＭＯＳインバー
タ２１の入力端とＰチャネルＭＯＳトランジスタＱ１１
のドレインに接続されている。上記インバータ２１の出
力端はＣＭＯＳインバータ２２の入力端と上記トランジ
スタＱ１１のゲートに接続されている。上記トランジス
タＱ１１のソースはＶｏｏｌ源に接続されている。上記
インバータ２２の出力端は７ンドゲ一ト回路２３の入力
端とＣＭＯＳインバータ２４の入力端に接続されている
。

さらに上記インバータ２４の出力端はＣＭＯＳインバー
タ２５の入力端に、このインバータ２５メ出力端はＣＭ
ＯＳインバータ２Ｇの入力端に、インバータ２６の出力
端であるノードＮ１１は上記アンドゲート回路２３の異
なる入力端に接続されている。すなわち、上記インバー
タ２１とＰチャネルＭｏＳトランジスタＱ１１は、上記
ノードＮ６の信号がわずかに変化したことを検出してそ
の信号をラッチするラッチ回路２７を構成しており、ま
た縦続接続された３個のＣＭＯＳインバータ２４ないし
２６は上記ラッチ回路２７でラッチされ、さらにインバ
ータ２２で反転された信号をτ１の時間だけ遅延する信
号遅延回路２８を構成している。そして図示しないメモ
リセルのリフレッシュ動作を開始させるためのタイミン
グ信号となるリフレッシュ制御信号は、上記アンドゲー
ト回路２３の出力ノードＮ１２から出力されるようにな
っている。

上記ノードＮ１２にはＣＭＯＳインバータ２９の入力端
およびＮチャネルＭＯ５）−ランジスタＱ１２のソース
、ドレイン間の一端が接続されている。このトランジス
タＱ１２のゲートはＶＤＤ電源に接続されており、さら
にソース、ドレイン間の細端は前記リークモニタ回路１
１内のＮチャネルＭＯＳトランジスタＱ２のゲートのノ
ードＮ２に接続されている。上記インバータ２９の出力
端はＣＭＯＳインバータ３０の入力端に接続されており
、このインバータ３０の出力端は２個のＣＭＯＳインバ
ータ３１および３２それぞれの入力端に並列に接続され
ている。上記インバータ３１の出力端はＣＭＯＳインバ
ータ３３の入力端子に接続されている。このインバータ
３３は第２図に示すように、ゲートが共通に接続された
ＰチャネルＭＯＳトランジスタＱｐおよびＮチャネルＭ
ＯＳトランジスタＱｎからなる通常のＣＭＯＳインバー
タに対し、ドレイン、ゲート間が短絡されたＰチャネル
ＭＯＳトランジスタＱ１３をＰチャネルＭＯＳトランジ
スタＱｐとＤＤ電源との間に直列に挿入して構成されて
いる。このインバータ３３の出力端は前記リークモニタ
回路１１内のＭＯＳトランジスタＱ２のドレインである
前記ノードＮ１に接続されている。また上記インバータ
３２の出力端はリークモニタ回路１１内の第１のキャパ
シタＣ１の一端である前記ノードＮ４に接続されている
。すなわち、上記２個のインバータ２９．３０は前記ノ
ードＮ１２の信号をτ２の時間だけ遅延する信号遅延回
路３４を構成している。

また上記インバータ３０の出力端はもう１個のＣＭＯＳ
インバータ３５の入力端に接続され、このインバータ３
５の出力端はＣＭＯＳインバータ３６の入力端に接続さ
れている。すなわち、上記両インバータ３５．３６は上
記信号遅延回路３４の出力をさらにτ３の時間だけ遅延
する信号遅延回路３７を構成しており、この回路３７の
後段のインバータ３６の出力端であるノードＮ１３はノ
アゲート回路３８の入力端に接続されている。上記ノア
ゲート回路３８の異なる入力端には前記インバータ２６
の出力端であるＮ１１が接続されており、このノアゲー
ト回路３８の出力端は前記プリチャージ・ディスチャー
ジ型インバータ１２内のＰチャネルＭＯ３ｌ〜ランジス
タＱ４のゲートである前記ノードＮ７に接続されている
。

上記のような構成の回路の動作を第３図のタイミングチ
ャートを参照して説明する。まず予め、前記ノードＮ３
の電位が電源電位ＶＤＤよりもＰチャネルＭＯＳトラン
ジスタＱ１３の閾値電圧ＶＴＰ分だけ低くかつ前記動作
余裕電位Ｖｍｑｎ分だけ高いような電位Ｖｏ　ｏ　−Ｖ
Ｔ　Ｐ　＋Ｖｍｇｎに設定されているとする。この状態
で第１、第２のキャパシタＣ１、Ｃ２のリークによりノ
ードＮ３の電位が低下し、時刻ｔ１においてＶｏｏ−Ｖ
ＴＲに達すると、プリチャージ・ディスチャージ型イン
バータ１２内のＰチャネルＭＯＳトランジスタＱ３がオ
ン状態になる。インバータ１２の出力ノードＮ６が予め
Ｖｓｓレベルにディスチャージされているならば、トラ
ンジスタＱ３がオン状態になるとノードＮ６がＶｏｏレ
ベルにプリチャージされる。このプリチャージによりノ
ードＮ６の信号がわずかに変化すると、ラッチ回路２７
によりこの信号が検出され、インバータ２２の出力はＶ
ＤＤレベルに反転する。そして信号遅延回路２８により
、ｔｌの時刻からτ１の時間だけ遅れた時刻℃４におい
て、ノードＮ１１の電位がＶ　ｓ　ｓレベルに低下する
。そしてノードＮ６およびＮ１１の信号により、アシド
ゲート２３の出力ノードＮ１２からパルス幅τ１のパル
ス信号が発生する。この信号がリフレッシュ開始の制御
信号として使用される。

なお、ノードＮ３の電位が予めＶｏｏ−ＶＴＰ＋Ｖ＋ｕ
ｑｎに設定されているので、プリチャージ・ディスチャ
ージ型インバータ１２内のＰチャネルＭＯ８トランジス
タＱ３の閾値電圧ＶＴＰの変動は無視される。づなわら
、ノードＮ３の電位は予めＶｏｏよりもＶＴＰ分だけ低
く設定されているので、このノードＮ３の電位がＶ　ｍ
ａｎ分だけ低下すると、トランジスタＱ３の閾値電圧に
かかわりなくこのトランジスタＱ３がオンすることにな
る。

次に上記ノードＮ１２の信号が信号遅延回路３４によっ
て２の時間だけ遅延されるので、時刻ｔ１よりτ２の時
間だけ遅れた時刻で２において、ノードＮ１の電位が電
源電位ｖＤＤよりもＰチャネルＭＯＳトランジスタＱ１
３の閾値電圧ＶＴＰ分だけ低い電位Ｖｏｏ−ＶＴＰに充
電される。他方、トランジスタＱ２のゲートノードＮ２
は、時刻ｔ１においてトランジスタＱ１２を介してノー
ドＮ１２の信号により予めＶＤＤに充電されている。従
って、時刻ｔ２で上記トランジスタＱ２のドレインノー
ドＮ１がＶＤＤ−ＶＴＰに充電されると、このトランジ
スタＱ２のドレイン、ゲート間に寄生的に発生している
図示しないキャパシタによるカップリングにより、ノー
ドＮ２の電位が十分高い電位に昇圧される。これにより
トランジスタＱ２を介して上記ノードＮ１の電位がその
ままノードＮ３に出力される。また上記時刻ｔ２では、
インバータ３２の出力によりリークモニタ回路１１内の
第１のキャパシタＣ１の一端であるノードＮ４の電位が
８ｓに下がり、これからτ１後の時刻ｔ５においてｖＤ
Ｄまで上昇する。この時刻ｔ５のとき、ノードＮ３は第
１のキャパシタＣ１のカップリングによりブートされ、
ブート後のノードＮ３の電位は前記したようにＶｏ　ｏ
　−ＶＴ　ｐ　＋　Ｖｍｇｎ　Ｌ５Ｑ定される。このよ
うにして、時刻ｔ５にモニタ用キャパシタの最適値電位
までの再充電が行われ、この後、前記のようなリークが
始まる。なお、リーク開始からリークセンスまでに比べ
て再充電開始時間（時刻ｔ２からｔ５）は短く、その間
でのリークは無視できるものとしている。

他方、ノードＮ１２の電位がＶＤＤに立ち上がった後か
ら、信号遅延回路３４．３７における遅延時間の和の時
間τ２＋τ３だけ遅れた時刻ｔ３において、信号遅延回
路３７の出力ノードＮ１３の信号がＶＤＤに立上がり、
その後、時刻ｔ６までＶＤＤを維持する。従って、ノア
ゲート回路３８の出力ノードＮ７の信号は、上記ノード
Ｎ１３の信号がＶｓｓに下がる時刻ｔ６から次にノード
１１の信号がＶＤＤに立上がる時刻ｔ７までの期間、Ｖ
ｏ。

にされる。そしてこの期間にプリチャージディスチャー
ジ型インバータ１２内のＮチャネルＭＯＳトランジスタ
Ｑ４がオン状態になり、リークモニタ回路１１における
次の再充電に先立ち、その出力ノードＮ６がＶｓｓにデ
ィスチャージされる。

以上によりこの実施例のリーク電流センス回路は、プロ
セス変化に依存せず、リフレッシュ動作余裕を最適値に
設定することができる。しかもリフレッシュ動作の始動
および間欠的間隔を制御する制御回路を伴っているので
、動作の完全自動化を達成することができる。

第４図はこの発明に係るリーク電流センス回路の第２の
実施例の構成を示す回路図である。この実施例回路は上
記第１図の実施例回路と比べて、リークモニタ回路１１
内のモニタ用キャパシタＣ１、Ｃ２のうち、第１のキャ
パシタＣ１を前記トランスノアグー］・用ＭＯ３ｌ−ラ
ンジスタＱ２のソース側からドレイン側に接続変更する
ようにしたものである。従ってこれに伴い、リークモニ
タ回路１１におけるキャパシタの再充電および動作余裕
設定動作を制御する制御回路部分も変更４る必要があり
、その変更された回路部分のみを抽出して示したのが第
４図である。前記ノードＮ１２には２個のＣＭＯＳイン
バータ４１．４２の入力端および２オアゲ一ト回路４３
の入力端が並列に接続されている。上記インバータ４１
の出力端は第１のキャパシタＣ１の一端ぐあるノー１Ｎ
４に接続さ゛れている。この第１のキトバシタＣ１の他
端はトラン、ズノアゲート用のＰヂ１Ｔネル〜１０Ｓ［
−ランジスタＱ２のドレーイ〉側ｒあろノー１ζＮ１に
接続されでいる。上記インバータ４２の出力端は０Ｎ１
１０Ｓインバータ４４のパノ’Ｊ　’４ｆｒに接続され
ている。上記両インバータ４２および４４は前記ノード
Ｎ１２の信号をτ５の時間だけ遅延する信号遅延回路４
５を構成しており、インバータ４４の出力端は上記Ａア
ゲート回路４３の異なる入力端に接続されている。この
オアゲート回路４３の出力端はゲートがＶＤＤ電源に接
続されているＮチャネルＭＯＳトランジスタＱ１４のソ
ース、ドレイン間の一端に接続され、この１−ランジス
タＱ１４のソース、ドレイン間の他端は前記ノードＮ２
に接続されている。さらに上記オアゲート回路４３の出
力端はインバータ４６の入力端に接続されている。この
インバータ４６の出力端はＣＭＯＳインバータ４７の入
力端に、このインバータ４７の出力端はＣＭＯＳインバ
ータ４８の入力端に順次接続され、これら３個のインバ
ータ４６ないし４７は上記オアゲート回路４３の出力を
τ４の時間だけ遅延する信号遅延回路４９を構成してい
る。そして上記インバータ４８の出力端はＣＭＯＳイン
バータ５０の入力端に接続されている。このインバータ
５０は前記インバータ３３と同様に、ＰチャネルＭＯＳ
トランジスタＱｐおよびＮチャネルＭＯＳトランジスタ
Ｑｎからなる通常のＣＭＯＳインバータに対し、ドレイ
ン、ゲート間が短絡されたＰチャネルＭｏＳトランジス
タＱ１５をＰチャネルＭｏＳトランジスタＱｐと■ＤＤ
電源との間に直列に挿入して構成されている。そし・て
このインバータ５０の出力端は前記リークモニタ回路１
１内のＭＯＳ　ｌ−ランジスタＱ２のドレインノードＮ
１に接続されている。なお、前記信号遅延回路３７は例
えば上記インバータ４４の出力端に接続されている。

第５図はこの実施例回路の動作を示すタイミングチャー
トである。まず、ノードＮ３の電位が前記（７）Ｖｏ　
ｏ−ＶＴ　Ｐ　＋　Ｖｍｇｎ　ｔｆｉらＶｏ　ｏ　−Ｖ
Ｔ　Ｐに低下し、この電位低下が前記プリチャージ・デ
ィスチャージ型インバータ１２で検出される。これによ
り時刻ｔ１にノードＮ１２の信号がＶＤＤに立上がると
、オアゲート回路４３を介してトランジスタＱ１４のゲ
ートノードＮ２がＶｏｏに充電される。

またこのとき、インバータ４１の出力信号がＶｓｓにさ
れてノードＮ４の電位がＶｓｓにされる。次に信号遅延
回路４９における遅延時間τ４の後の時刻ｔ２に、イン
バータ５０の出力によりノードＮ１がＶｏ　ｏ　−ＶＴ
　Ｐに充電される。上記ノードＮ１の充電により、トラ
ンジスタＱ２のドレイン、ゲート間の奇生キャパシタに
よるカップリングによってノードＮ２が十分高い電位に
ブートされ、これによりトランジスタＱ２を介してノー
ドＮ３がノードＮ１と同じ電位ＶＤＤ−ＶＴＰに充電さ
れる。次に、ノードＮ１２の信号がＶｓｓに立ち下がる
時刻ｔ３において、インバータ４１の出力がノードＮ１
２の信号によりｖＤＤにされるので、第１のキャパシタ
Ｃ１によるカップリングによりノードＮ１の電位が上昇
し、これによりノードＮ３の電位が上記実施例の場合と
同様にＶｏｏ−ＶＴＰ＋Ｖｕｎまで高められる。その後
、信号遅延回路４５における遅延時間τ５の後の時刻ｔ
４に、ノアゲート回路４３の出力がＶｓｓに低下し、ノ
ードＮ２の電位がトランジスタＱ１４を介して下げられ
るので、トランジスタＱ２がオフする。その後のリーク
動作およびプリチャージ・ディスチャージ型インバータ
１２におけるディスチャージ動作は上記実施例の場合と
同様である。

第６図はこの発明の第３の実施例の構成を示す回路図で
ある。この実施例回路は前記第１図の実施例回路に対し
、電源投入後の所定期間にリークモニタ回路１１の出力
ノードＮ３およびプリチャージ・ディスチャージ型イン
バータ１２の出力ノードＮ６それぞれを電位Ｖｓｓに保
ち、その後、自動的にリフレッシュ制御用の信号が発生
するようにしたものである。このため、この実施例回路
では、まずリークモニタ回路１１の出力ノードＮ３とＶ
ｓｓｉ！源との間にＮチャネルＭＯＳトランジスタＱ２
１を挿入し、このトランジスタＱ２１のゲートには電源
オンパルス信号φが供給されるＣＭＯＳインバータ６１
の出力端を接続し、プリチャージ・ディスチャージ型イ
ンバータ１２ではＶｏｏ電源とＰチャネルＭｏＳトラン
ジスタＱ３との間に新たにＰチャネルＭＯＳトランジス
タＱ２２を直列に挿入し、前記ノードＮ１１とＮ１３を
前記ノアゲート回路３８の入力端に接続する代わりにオ
アゲート回路６２の入力端に接続し、一方の入力端に上
記電源オンパルス信号φが供給されるナントゲート回路
６３の異なる入力端にこのオアゲート回路６２の出力端
を接続し、このナントゲート回路６３の出力端をプリチ
ャージ・ディスチャージ型インバータ１２内のＰチャネ
ルＭＯＳトランジスタＱ２２およびＮチャネルＭＯ８ｔ
−ランジスタＱ４の共通ゲートであるノードＮ７に接続
するようにしたものである。

このような回路では、第７図のタイミングチセートに示
すように、電源投入直後のパルス信号φがＶｓｓにされ
ている期間では、インバータ６１の出力がＶｏｏにされ
るのためにトランジスタＱ２１がオンし、ノードＮ３は
このトランジスタＱ２１によりＶｓｓに設定される。さ
らにパルス信号φがＶｅｓにされている期間ではナント
ゲート回路６３の出力は一義的にＶＤＤにされるので、
プリチャージ・ディスチャージ型インバータ１２内のＮ
チャネルＭＯ８ｔ−ランジスタＱ４がオンし、Ｐチャネ
ルＭＯＳトランジスタＱ２２がオフする。このため、出
力ノードＮ６はトランジスタＱ４によりＶｓｓに設定さ
れる。

次にパルス信号φがＶＤＤにされると、予め信号遅延回
路２８の出力ノードＮ１１はプリチャージ・ディスチャ
ージ型インバータ１２の出力ノードＮ６の電位によりＶ
ＤＤにされているので、ナントゲート回路６３の出力が
Ｖｓｓに反転する。これによりプリチャージ・ディスチ
ャージ型インバータ１２ではＮチャネルＭＯＳトランジ
スタＱ４がオフし、ＰチャネルＭＯＳトランジスタＱ２
２がオンする。

他方、リークモニタ回路１１では出力ノードＮ３がＶｓ
ｓにされ、プリチャージ・ディスチャージ型インバータ
１２ではＰチャネルＭＯＳトランジスタＱ３がオンする
ので、出力ノードＮ６は上記両トランジスタＱ２２およ
びＱ３を介してｖＤＤにプリチャージされる。これによ
りアンドゲート回路２３の出力ノードＮ１２がＶＤＤに
され、この後、信号遅延回路３４における信号遅延時間
τ２の経過後にノードＮ１がＶＤＤ−ＶＴＰ電位に設定
される。

この後は前記と同様にしてリークモニタ回路１１で充電
が行われ、リフレッシュ制御用の信号が自動的に発生す
る。

なお、この実施例回路で設けられているＮチャネルのＭ
ＯＳトランジスタＱ２３およびＱ２４は、ノードＮ１４
およびＮ６のフローティング状態の時、リークにより、
ノードＮ１４およびＮ６がＶＤＤまで上昇するのを防止
するためのものである。

なお、この発明は上記した各実論例に限定されるもので
はなく種々の変形が可能であることはいうまでもない。

例えば、上記第１図の実施例回路では信号遅延回路２８
を縦続接続した３個のインバータで構成し、信号遅延回
路３４．３７それぞれを縦続接続した２個のインバータ
で構成する場合について説明したが、これは要するに遅
延時間τ１とτ２およびτ３との間にτ１〉τ２、τ３
なる関係が成立し、かつ入出力間の論理が第１図の場合
と同じものであればそれぞれインバータをいくつ１ｉｉ
続接続して構成するようにしてもよく、さらにはインバ
ータの代わりの他の手段により信号遅延回路を構成する
ようにしてもよい。

［発明の効果コ 以上説明したようにこの発明によれば、プロセス変化に
依存せず、リフレッシュ動作余裕を最適値に設定するこ
とかでき、しかもリフレッシュ動作の始動および間欠的
間隔を制御する制御回路を伴ったリーク電流センス回路
を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係るリーク電流センス回路の第１の
実施例の構成を示す回路図、第２図はその一部を具体的
に示す回路図、第３図は上記実施例回路のタイミングチ
ャート、第４図はこの発明の第２の実施例の構成を示す
回路図、第５図は第４図の実施例回路のタイミングチャ
ート、第６図はこの発明の第３の実施例の構成を示す回
路図、第７図は第６図の実施例回路のタイミングチャー
ト、第８図は従来の自動リフレッシュ回路の回路図、第
９図は改良された従来の自動リフレッシュ制御回路の回
路図、第１０図はさらに改良された従来のリーク電流セ
ンス回路の回路図である。 １１・・・リークモニタ回路、１２・・・プリチャージ
・ディスチャージ型インバータ、２３・・・アンドゲー
ト回路、２８．３４．３７．４５．４９・・・信号遅延
回路、３２．３３゜４１・・・ＣＭＯＳインバータ、３
８・・・ノアゲート回路、Ｃ２・・・トランスファゲー
ト用のＮチャネルＭＯＳトランジスタ、Ｃ１２・・・Ｍ
ＯＳトランジスタ、Ｃ１゜Ｃ２・・・キャパシタ。 出願人代理人　弁理士　鈴江武彦 第１図 第２図 ｔｚ　　　　　　　ｔｓ 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 １、事件の表示 特願昭６０−１７９６９６号 ２、発明の名称 リーク電流センス回路 ３、補正をする者 事件との関係　特許出願人 （３０７）　　株式会社　東芝 ４、代理人 東京都港区虎ノ門１丁目２６番５号　第１７森ビル〒　
１０５　　電話０３　（５０２）３１８１　（大代表）
（８）図面の第４図を別紙の通り訂正する。 ７、補正の内容 （１）第１８頁第８１１ないし第９行に［Ｐチャネル〜
１０ＳトランジスタＱ４Ｊとあるを「ＮチャネルＭＯ３
Ｉ−ランジスタＱ４Ｊと訂正する。 （２）第１９頁第１３行に「アンドゲート２３」とある
を［アンドゲート回路２３」と訂正する。 （３）第２３頁第１３行に［ＰチャネルＭＯ８ｌ−ラン
ジスタＱ２ｊとあるを［ＮチャネルＭＯ３Ｉ−ランジス
タＱ２Ｊと訂正する。 （４）　　第２４頁第１０行に「インバータ４６ないし
４７」とあるを「インバータ４６ないし４８」と訂正す
る。 （５）第２５頁第１２行ないし第１３行に［トランジス
タＱ１４」とあるを「トランジスタＱ２Ｊと訂正する。 （６）第２６頁第１１行ないし第１２行に「ノアゲート
回路４３」とあるを「オアゲート回路４３」と訂正する
。 （７）第２７頁第９行、同頁第１７行、第２８頁第５行
、同頁第１７行にそれぞれ「φ」とあるを「７」と訂正
する。 第４図

Claims (6)

【特許請求の範囲】
1. （１）リフレッシュ動作を必要とするメモリセルのリー
   クをモニタするためにトランスファゲートと第１および
   第２のキャパシタとを用いて構成され、上記第１のキャ
   パシタの一端の電位が所定タイミングで上昇されるリー
   クモニタ回路と、予め出力端がディスチャージされ、上
   記リークモニタ回路におけるトランスファゲートと第２
   のキャパシタとの接続点の電位が所定値に達したときに
   出力端がプリチャージされるプリチャージ・ディスチャ
   ージ型のインバータと、上記インバータの出力端の信号
   に基づいて上記メモリセルのリフレッシュ動作を制御す
   るための制御信号を発生する第１の制御回路と、上記第
   １の制御信号に基づいて上記第１および第２のキャパシ
   タの充電動作を制御する第２の制御回路と、上記第１の
   制御信号に基づいて上記インバータのディスチャージ動
   作を制御する第３の制御回路とを具備したことを特徴と
   するリーク電流センス回路。
2. （２）前記第１の制御回路は前記インバータの出力端の
   信号を所定時間遅延する第１の信号遅延回路と、この第
   １の信号遅延回路の出力および前記インバータの出力端
   の信号が供給され、前記インバータの出力端の信号が反
   転した後に所定の長さのパルス信号を前記第１の制御信
   号として発生する第１のゲート回路とから構成され、前
   記第２の制御回路は前記第１の制御回路の出力を所定時
   間遅延する第２の信号遅延回路と、この第２の信号遅延
   回路の出力に応じた電位を前記トランスファゲートの一
   端に供給する手段と、一端が前記トランスファゲートの
   制御端に接続され他端に前記第１の制御回路の出力が供
   給されるＭＯＳトランジスタと、上記第２の信号遅延回
   路の出力を反転して前記第１のキャパシタの一端に供給
   する信号反転手段とから構成され、前記第３の制御回路
   は上記第２の信号遅延回路の出力を所定時間遅延する第
   ３の信号遅延回路と、上記第１および第３の信号遅延回
   路の出力が供給される論理和型の第２のゲート回路とか
   ら構成されている特許請求の範囲第１項に記載のリーク
   電流センス回路。
3. （３）前記第１の制御回路は前記インバータの出力端の
   信号を所定時間遅延する第１の信号遅延回路と、この第
   １の信号遅延回路の出力および前記インバータの出力端
   の信号が供給され、前記インバータの出力端の信号が反
   転した後に所定の長さのパルス信号を前記第１の制御信
   号として発生する第１のゲート回路とから構成され、前
   記第２の制御回路は前記第１の制御回路の出力を所定時
   間遅延する第２の信号遅延回路と、この第２の信号遅延
   回路の出力および前記第１の制御回路の出力が供給され
   る論理和型の第２のゲート回路と、一端が前記トランス
   ファゲートの制御端に接続され他端に上記第２のゲート
   回路の出力が供給されるＭＯＳトランジスタと、上記第
   ２のゲート回路の信号を所定時間遅延する第３の信号遅
   延回路と、この第３の信号遅延回路の出力に応じた電位
   を前記トランスファゲートの一端に供給する手段と、上
   記第１の信号遅延回路の出力を反転して前記第１のキャ
   パシタの一端に供給する信号反転手段とから構成され、
   前記第３の制御回路は上記第２の信号遅延回路の出力を
   所定時間遅延する第４の信号遅延回路と、上記第１およ
   び第４の信号遅延回路の出力が供給される論理和型の第
   ３のゲート回路とから構成されている特許請求の範囲第
   １項に、記載のリーク電流センス回路。
4. （４）前記リークモニタ回路における第１のキャパシタ
   の他端および第２のキャパシタの一端が前記トランスフ
   ァゲートの他端に共通に接続されており、前記第２の制
   御回路の制御の下に、このトランスファゲートが閉じら
   れた後に第１のキャパシタの一端の電位が上昇されるよ
   うに構成されている特許請求の範囲第２項に記載のリー
   ク電流センス回路。
5. （５）前記リークモニタ回路における第１のキャパシタ
   の他端が前記トランスファゲートの一端に、第２のキャ
   パシタの一端が前記トランスファゲートの他端にそれぞ
   れ接続されており、前記第２の制御回路の制御の下に第
   １のキャパシタの一端の電位が上昇された後にトランス
   ファゲートが閉じられるように構成されている特許請求
   の範囲第３項に記載のリーク電流センス回路。
6. （６）電源投入時に発生するパルス信号に応じて前記リ
   ークモニタ回路における第２のキャパシタと前記トラン
   スファゲートとの接続点をディスチャージする手段と、
   上記パルス信号に応じて前記プリチャージ・ディスチャ
   ージ型のインバータでディスチャージ動作を行なわせる
   手段とが設けられている特許請求の範囲第１項に記載の
   リーク電流センス回路。