JPH03139916A - プリチャージ式論理回路 - Google Patents
プリチャージ式論理回路Info
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- JPH03139916A JPH03139916A JP1277166A JP27716689A JPH03139916A JP H03139916 A JPH03139916 A JP H03139916A JP 1277166 A JP1277166 A JP 1277166A JP 27716689 A JP27716689 A JP 27716689A JP H03139916 A JPH03139916 A JP H03139916A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はブリチャー・ジ式論理回路に関し、特に詳細に
は高速に動作するプリチャージ式論理回路の構成に関す
るものである。
は高速に動作するプリチャージ式論理回路の構成に関す
るものである。
（従来の技術）
第１０図は従来におけるプリチャージ式論理回路の一例
を示す同期式ＰＬＡ１００Ｏのもが成因を示す。同図に
おいて、φ１およびφ２は各々ＡＮＤ平面およびＯＲ平
面に入力されるクロック、１０１０は論理レベルを入力
する入力線、１０１１は積項線、１０１２は出力線、Ｖ
ＯＯは電源である。ＡＮＤアレイは入力１０１０、ＮＭ
Ｏ５Ｉ−ランジスタＮ１および積項線１０１１により（
＆成されている。また、ＯＲ平面は出力線１０１２、Ｎ
ＭＯＳトランジスタＮ２および積項線１０１１により構
成されている。
を示す同期式ＰＬＡ１００Ｏのもが成因を示す。同図に
おいて、φ１およびφ２は各々ＡＮＤ平面およびＯＲ平
面に入力されるクロック、１０１０は論理レベルを入力
する入力線、１０１１は積項線、１０１２は出力線、Ｖ
ＯＯは電源である。ＡＮＤアレイは入力１０１０、ＮＭ
Ｏ５Ｉ−ランジスタＮ１および積項線１０１１により（
＆成されている。また、ＯＲ平面は出力線１０１２、Ｎ
ＭＯＳトランジスタＮ２および積項線１０１１により構
成されている。
第１１図は上記構成を有するＰＬＡｌｏｏＯの動作タイ
ミングチャートを示す。同図において、クロックφ１の
立ち上がりで積項線１０１１のプリチャージが行なわれ
る。そしてクロックφ嘗の立ちドがり時から積項線１０
１１の電位がＬレベルになるようプログラムされている
すべての積項線がＬ１ノベルに達するに十分な時間ｔｐ
が経過したらクロックφ２を立ち下げ出力線１０３２の
読み出しを行なう。従って、クロックφ１の立ち下がり
時刻とクロックφ２の立ち下がり時刻との時間差△ｔは
、Δｔ＞ｔｐの関係を満足するように設定される。
ミングチャートを示す。同図において、クロックφ１の
立ち上がりで積項線１０１１のプリチャージが行なわれ
る。そしてクロックφ嘗の立ちドがり時から積項線１０
１１の電位がＬレベルになるようプログラムされている
すべての積項線がＬ１ノベルに達するに十分な時間ｔｐ
が経過したらクロックφ２を立ち下げ出力線１０３２の
読み出しを行なう。従って、クロックφ１の立ち下がり
時刻とクロックφ２の立ち下がり時刻との時間差△ｔは
、Δｔ＞ｔｐの関係を満足するように設定される。
ところで、ＰＬＡｌｏｏＯの動作速度を向上させるには
、クロック周波数を高く設定する必要がある。このため
には、上記に示したクロックのずれ△ｔの制御を高精度
で行なう必要があり、従ってクロック制御回路が複雑に
なるという問題があった。
、クロック周波数を高く設定する必要がある。このため
には、上記に示したクロックのずれ△ｔの制御を高精度
で行なう必要があり、従ってクロック制御回路が複雑に
なるという問題があった。
ところで、上記に示したクロックのφ１およびφ２の時
間差△ｔの大きさはクロック制御回路により調整するこ
とができる。しかし、一方ＰＬＡ内部の遅延であるｔｐ
はＰＬＡの内部で生じる遅延であるため、これらΔｔお
よびｔｐを正確に制御することは困難であった。このた
め、△ｔは余裕をもたせて幅が広く設定されていた。１
．かじ、これは出力線１０３２の続出開始時刻を遅らせ
ることになり、ＰＬＡｌｏｏｏの動作効率が低下すると
いう問題があった。
間差△ｔの大きさはクロック制御回路により調整するこ
とができる。しかし、一方ＰＬＡ内部の遅延であるｔｐ
はＰＬＡの内部で生じる遅延であるため、これらΔｔお
よびｔｐを正確に制御することは困難であった。このた
め、△ｔは余裕をもたせて幅が広く設定されていた。１
．かじ、これは出力線１０３２の続出開始時刻を遅らせ
ることになり、ＰＬＡｌｏｏｏの動作効率が低下すると
いう問題があった。
それから、φ１が立上り、積項線のプリチャージを開始
するが、入力がすでに確定しており、かつプリチャージ
が完了してしまえば必要以上にφをＨレベルとしてプリ
チャージ期間を長くもたせる必要がなく、φ２をＬレベ
ルとしなければならないがこのタイミング制御がむずか
しい。
するが、入力がすでに確定しており、かつプリチャージ
が完了してしまえば必要以上にφをＨレベルとしてプリ
チャージ期間を長くもたせる必要がなく、φ２をＬレベ
ルとしなければならないがこのタイミング制御がむずか
しい。
（発明が解決しようとする課題）
上記したように、従来におけるプリチャージ式論理回路
においては、制御クロックの立ち上がりおよび立ち下が
り時刻に基づいて動作の制御を行なっている。このため
高速に動作させることが困難であり、従ってＰＬＡの動
作効率が低下するという問題があった。。また、２種類
の制御クロックを用いるＰＬＡにおける制御回路は複雑
であった。
においては、制御クロックの立ち上がりおよび立ち下が
り時刻に基づいて動作の制御を行なっている。このため
高速に動作させることが困難であり、従ってＰＬＡの動
作効率が低下するという問題があった。。また、２種類
の制御クロックを用いるＰＬＡにおける制御回路は複雑
であった。
そこで本発明は、上記に示した問題に鑑みてなされたも
のであり、その目的とするところは、高速動作可能なか
つ簡単な構成のクロック制御回路をＨしたプリチャージ
式論理回路を提供することにある。
のであり、その目的とするところは、高速動作可能なか
つ簡単な構成のクロック制御回路をＨしたプリチャージ
式論理回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
上記した目的を達成するために、本発明の請求項１記載
のプリチャージ式論理回路は、複数のプリチャージ線と
、前記複数のプリチャージ線に係属する最大もしくはそ
れ以上の負荷容量と等しい負荷容量に接続されたダミー
プリチャージ線とを具備し、前記ダミープリチャージ線
のプリチャージ完了時刻を該複数のプリチャージ線のプ
リチャージ完了時刻として検出し該複数のプリチャージ
線へのプリチャージを停止することを特徴としており、 請求項２記載のプリチャージ式論理回路は、請求項１記
載のプリチャージ式論理回路において前記ダミープリチ
ャージ線の出力側に接続された遅延回路を具備し、前記
複数のプリチャージ線のプリチャージ完了時刻は、前記
遅延回路の出力により前記複数のプリチャージ線のプリ
チャージ完了を制御することを特徴としており、請求項
５記載のプリチャージ式ＰＬＡは複数の積項線と、論理
レベルを入力する複数の入力線および前記複数の積項線
に接続された最大もしくはそれ以上の負荷容量と等しい
負荷容量に各々接続された第一および第二のダミー積項
線からなるＡＮＤ平面と、複数の出力線からなるＯＲ平
面とを具備し、クロック信号に同期して、前記複数の積
項線をプリチャージし、前記第一のダミー積項線のプリ
チャージ完了時刻を該複数の積項線のプリチャージ完了
時刻として検出し、第一のダミー積項線の制御のもとで
該複数の積項線のプリチャージを停止した後、該複数の
積項線の読み出しを開始し、前記第二のダミー積項線の
放電完了の時刻を該複数の積項線の放電完了時刻として
検出した後、該第二のダミー積項線の制御のもとで前記
複数の出力線の読み出しを開始することを特徴としてお
り、請求項６記載のプリチャージ式ＰＬＡは、請求項５
記載のＰＬＡにおいて前記ＡＮＤ平面は、前記複数の入
力線に接続された最大もしくはそれ以上の負荷容量と等
しい負荷容量に接続されたダミー入力線を具備し、前記
第一のダミー積項線のプリチャージ完了時刻を前記複数
の積項線のプリチャージ完了時刻として検出し、かつ前
記ダミー入力線の放電完了時刻を前記複数の入力線の放
電完了時刻として検出し該第一のダミー積項線および該
ダミー入力線の制御のもとで該複数の積項線へのプリチ
ャージを停止して該複数の積項線の読み出しを開始し、
さらに前記第二のダミー積項線の制御のもとで前記複数
の出力線のプリチャージを停止し該出力線の読み出しを
開始することを特徴としており、請求項８記載のプリチ
ャージ式ＰＬＡは複数の積項線と、論理レベルを入力す
る複数の入力線と、前記複数の積項線に接続された最大
も【２くはそれ以上の負荷容量と等しい負荷容量に接続
されたダミー積項線および前記複数の入力線に接続され
た最大もしくはそれ以上の負荷容量と等しい負荷容量に
接続されたダミー入力線からなるＡＮＤ平面を具備し、
前記複数の積項線のプリチャージ完了時刻を前記ダミー
積項線のプリチャージ完了時刻より検出し、前記複数の
入力線の放電完了時刻を前記ダミー入力線の放電完了の
時刻により検出し該ダミー積項線および該ダミー入力線
の制御のもとで前記複数の積項線のプリチャージを停止
ｊ７て該複数の積項線の読み出しを開始することを特徴
としており、請求項９記載のプリチャージ式ＰＬＡは論
理レベルを入力する複数の入力線と、複数の積項線と、
前記複数の入力線に接続された最大もしくはそれ以上の
負荷容量と等しい負荷容量に接続されたダミー入力線か
らなるＡＮＤ平面を具備し、前記複数の入力線の放電完
了時刻を前記ダミー入力線の放電完了時刻により検出し
該ダミー入力線の制御のもとで前記複数の積項線のプリ
チャージを停止して該複数の積項線の読み出しを開始す
ることを特徴としている。
のプリチャージ式論理回路は、複数のプリチャージ線と
、前記複数のプリチャージ線に係属する最大もしくはそ
れ以上の負荷容量と等しい負荷容量に接続されたダミー
プリチャージ線とを具備し、前記ダミープリチャージ線
のプリチャージ完了時刻を該複数のプリチャージ線のプ
リチャージ完了時刻として検出し該複数のプリチャージ
線へのプリチャージを停止することを特徴としており、 請求項２記載のプリチャージ式論理回路は、請求項１記
載のプリチャージ式論理回路において前記ダミープリチ
ャージ線の出力側に接続された遅延回路を具備し、前記
複数のプリチャージ線のプリチャージ完了時刻は、前記
遅延回路の出力により前記複数のプリチャージ線のプリ
チャージ完了を制御することを特徴としており、請求項
５記載のプリチャージ式ＰＬＡは複数の積項線と、論理
レベルを入力する複数の入力線および前記複数の積項線
に接続された最大もしくはそれ以上の負荷容量と等しい
負荷容量に各々接続された第一および第二のダミー積項
線からなるＡＮＤ平面と、複数の出力線からなるＯＲ平
面とを具備し、クロック信号に同期して、前記複数の積
項線をプリチャージし、前記第一のダミー積項線のプリ
チャージ完了時刻を該複数の積項線のプリチャージ完了
時刻として検出し、第一のダミー積項線の制御のもとで
該複数の積項線のプリチャージを停止した後、該複数の
積項線の読み出しを開始し、前記第二のダミー積項線の
放電完了の時刻を該複数の積項線の放電完了時刻として
検出した後、該第二のダミー積項線の制御のもとで前記
複数の出力線の読み出しを開始することを特徴としてお
り、請求項６記載のプリチャージ式ＰＬＡは、請求項５
記載のＰＬＡにおいて前記ＡＮＤ平面は、前記複数の入
力線に接続された最大もしくはそれ以上の負荷容量と等
しい負荷容量に接続されたダミー入力線を具備し、前記
第一のダミー積項線のプリチャージ完了時刻を前記複数
の積項線のプリチャージ完了時刻として検出し、かつ前
記ダミー入力線の放電完了時刻を前記複数の入力線の放
電完了時刻として検出し該第一のダミー積項線および該
ダミー入力線の制御のもとで該複数の積項線へのプリチ
ャージを停止して該複数の積項線の読み出しを開始し、
さらに前記第二のダミー積項線の制御のもとで前記複数
の出力線のプリチャージを停止し該出力線の読み出しを
開始することを特徴としており、請求項８記載のプリチ
ャージ式ＰＬＡは複数の積項線と、論理レベルを入力す
る複数の入力線と、前記複数の積項線に接続された最大
も【２くはそれ以上の負荷容量と等しい負荷容量に接続
されたダミー積項線および前記複数の入力線に接続され
た最大もしくはそれ以上の負荷容量と等しい負荷容量に
接続されたダミー入力線からなるＡＮＤ平面を具備し、
前記複数の積項線のプリチャージ完了時刻を前記ダミー
積項線のプリチャージ完了時刻より検出し、前記複数の
入力線の放電完了時刻を前記ダミー入力線の放電完了の
時刻により検出し該ダミー積項線および該ダミー入力線
の制御のもとで前記複数の積項線のプリチャージを停止
ｊ７て該複数の積項線の読み出しを開始することを特徴
としており、請求項９記載のプリチャージ式ＰＬＡは論
理レベルを入力する複数の入力線と、複数の積項線と、
前記複数の入力線に接続された最大もしくはそれ以上の
負荷容量と等しい負荷容量に接続されたダミー入力線か
らなるＡＮＤ平面を具備し、前記複数の入力線の放電完
了時刻を前記ダミー入力線の放電完了時刻により検出し
該ダミー入力線の制御のもとで前記複数の積項線のプリ
チャージを停止して該複数の積項線の読み出しを開始す
ることを特徴としている。
（作用）
本発明のプリチャージ式論理回路は、例えばＰＬＡにお
ける積項線のプリチャージ完了時刻を検出する第一のダ
ミー積項線を設けているので、積項線のプリチャージ完
了後、直ちに積項線の読み出し動作に移ることができる
。
ける積項線のプリチャージ完了時刻を検出する第一のダ
ミー積項線を設けているので、積項線のプリチャージ完
了後、直ちに積項線の読み出し動作に移ることができる
。
また、例えば、積項線の放電完了時刻を検出する第二の
ダミー積項線を設けているので、積項線の放電完了後、
直ちにＯＲ平面の読み出し動作に移ることができる。
ダミー積項線を設けているので、積項線の放電完了後、
直ちにＯＲ平面の読み出し動作に移ることができる。
さらに、例えば入力線の放電完了時刻を検出するダミー
入力線を設けているので、入力線の放電完了後、直ちに
ＡＮＤ平面内の読み出し動作を行なうことができる。
入力線を設けているので、入力線の放電完了後、直ちに
ＡＮＤ平面内の読み出し動作を行なうことができる。
そし℃、本発明のプリチャージ式論理回路の動作は１相
のクロックにより制御されるため、クロック制御回路の
構造はより簡単となる。
のクロックにより制御されるため、クロック制御回路の
構造はより簡単となる。
（実施例）
本発明の実施例を図面を参照して説明する。
ここではまず、プリチャージ式論理回路の一例であるプ
リチャージ式ＰＬＡに本発明を適用した実施例を示す。
リチャージ式ＰＬＡに本発明を適用した実施例を示す。
第１図は、本発明の第一の実施例を示すＰＬＡｌｏｏの
構成図である。同図においてＰ Ｔ ＋ ＰＴ２
、 ・＝、 Ｐ Ｔ ｎ ハ積項線、１ｏ１８および１
０２は入力線、１０，１１．１２・・・、１５はＮチャ
ネルＭＯＳ （ＮＭＱ５） トランジスタ、２０ ハＰ
ａ項線をプリチャージする際の制御に用いられるＰチャ
ネルＭＯ３（ＰＭＯＳ））ランジスタである。
構成図である。同図においてＰ Ｔ ＋ ＰＴ２
、 ・＝、 Ｐ Ｔ ｎ ハ積項線、１ｏ１８および１
０２は入力線、１０，１１．１２・・・、１５はＮチャ
ネルＭＯＳ （ＮＭＱ５） トランジスタ、２０ ハＰ
ａ項線をプリチャージする際の制御に用いられるＰチャ
ネルＭＯ３（ＰＭＯＳ））ランジスタである。
ＰＬＡｌｏｏにおけるＡＮＤ平面は主として上記に示し
た積項線、ＮＭＯＳトランジスタ、Ｐ Ｍ ＯＳトラン
ジスタから構成されている。
た積項線、ＮＭＯＳトランジスタ、Ｐ Ｍ ＯＳトラン
ジスタから構成されている。
次に、ＰＴ１＋＋ Ｐ ＴＩ２．−−、 Ｐ Ｔｌ
ｎ ｌ；ｔＯＲ平面内の積項線、１１０および１１１は
出力線である。３０，３１，３２．３３．３４はＮＭＱ
ｓトランジスタである。４０〜４４は、ＯＲ平面内の
積項線Ｐ Ｔ Ｈ）、 Ｐ Ｔ １２．−−、 Ｐ
Ｔ１ ｎをチャージするためのＰＭＯ３）ランジス
タである。ＰＬＡｌｏｏにおけるＯＲ平面は、主として
上記に示した積項線、出力線、およびＮＭＯ３）ランジ
スタから構成されている。
ｎ ｌ；ｔＯＲ平面内の積項線、１１０および１１１は
出力線である。３０，３１，３２．３３．３４はＮＭＱ
ｓトランジスタである。４０〜４４は、ＯＲ平面内の
積項線Ｐ Ｔ Ｈ）、 Ｐ Ｔ １２．−−、 Ｐ
Ｔ１ ｎをチャージするためのＰＭＯ３）ランジス
タである。ＰＬＡｌｏｏにおけるＯＲ平面は、主として
上記に示した積項線、出力線、およびＮＭＯ３）ランジ
スタから構成されている。
１２０はＰＬＡの動作を制御するクロック制御線、ＶＯ
Ｏは電源である。
Ｏは電源である。
そして、ＡＮＤ平面内の積項線、ＰＴ＋ 、ＰＴ２、・
・・・・・、ＰＴ、に加えて、ダミー積項線ＤＵＭＭＹ
ＩおよびＤＵＭＭＹ２が設けられている。ＤＵＭＭＹｌ
およびＤＵＭＭＹ２には、積項線ＰＴ〜ＰＴ、の中で最
も重い負荷を持つ積項線の負荷容量と同等の負荷容量５
０が設けられている。
・・・・・、ＰＴ、に加えて、ダミー積項線ＤＵＭＭＹ
ＩおよびＤＵＭＭＹ２が設けられている。ＤＵＭＭＹｌ
およびＤＵＭＭＹ２には、積項線ＰＴ〜ＰＴ、の中で最
も重い負荷を持つ積項線の負荷容量と同等の負荷容量５
０が設けられている。
従って、ＤＵＭＭＹｌのプリチャージ完了時刻を、積項
線ＰＴ、、・・・・・・、ＰＴｎのプリチャージ完了時
刻として検知することができる。
線ＰＴ、、・・・・・・、ＰＴｎのプリチャージ完了時
刻として検知することができる。
ＤＵＭＭＹ２のレベルは遅延回路５２を介して、ＯＲ平
面内へ伝達される。
面内へ伝達される。
第２図はＰＬＡｌｏｏの動作を示すタイミングチャート
である。同図を参照しながら、上記構成を有するＰＬＡ
ｌｏｏの動作について説明する。
である。同図を参照しながら、上記構成を有するＰＬＡ
ｌｏｏの動作について説明する。
まずＰＬＡｌｏｏを動作するサイクル（本サイクル）直
前のサイクル（前サイクル）において、クロックがＬＯ
Ｗ （Ｌ）レベルの状態では、ノード１２０はＨレベル
なのでＰＭＯＳトランジスタ６０はオフ、ＮＭＯＳトラ
ンジスタ６１はオンとなる。従って、ダミー積項線ＤＵ
ＭＭＹＩおよびノード１３０はＬレベルの状態である。
前のサイクル（前サイクル）において、クロックがＬＯ
Ｗ （Ｌ）レベルの状態では、ノード１２０はＨレベル
なのでＰＭＯＳトランジスタ６０はオフ、ＮＭＯＳトラ
ンジスタ６１はオンとなる。従って、ダミー積項線ＤＵ
ＭＭＹＩおよびノード１３０はＬレベルの状態である。
尚Ｄｅｌａｙ５１は論理の反転しない素子である。
次に、クロックがＨＩＧＨ（Ｈ）レベルとなると、ノー
ド１２０はＬレベルとなる。すてにノード１３０はＬレ
ベルであるためＮＯＲゲート６２の出力線１３１はＨレ
ベルとなる。よって、Ｐチャネルトランジスタ６３がオ
フ、Ｎチャネルトランジスタ６４がオンするため、ＡＮ
Ｄ平面の入力線Ｈ１０１お・よび１０２はすべてＬレベ
ルとなる。
ド１２０はＬレベルとなる。すてにノード１３０はＬレ
ベルであるためＮＯＲゲート６２の出力線１３１はＨレ
ベルとなる。よって、Ｐチャネルトランジスタ６３がオ
フ、Ｎチャネルトランジスタ６４がオンするため、ＡＮ
Ｄ平面の入力線Ｈ１０１お・よび１０２はすべてＬレベ
ルとなる。
よってＡＮＤ平面内のＮチャネルトランジスタ１０〜１
５はすべてオフする。この状態で、ノード１３１がＨレ
ベルかつノード１４０がＬレベルであるので、積項線Ｐ
Ｔ、〜ＰＴｎのプリチャージが一斉に開始される。
５はすべてオフする。この状態で、ノード１３１がＨレ
ベルかつノード１４０がＬレベルであるので、積項線Ｐ
Ｔ、〜ＰＴｎのプリチャージが一斉に開始される。
また、クロックがＨレベルになると同時に、Ｐチャネル
トランジスタ６０がオンし、Ｎチャネルトランジスタ６
１がオフする。これにより同様にＤＵＭＭＹＩのプリチ
ャージが始まる。Ｄ ＵＭＭＹｌがＨレベルに変化する
と、ｄｅｆａｙ回路５１を経てノード１３０はＨレベル
となり、ＮＯＲゲート６２の出力１３１はＬレベルとな
る。そして、インバータ２１を介してノード１４０はＨ
レベルとなる。このため、Ｐチャネルトランジスタ２０
はオフし、積項線のプリチャージは停止する。
トランジスタ６０がオンし、Ｎチャネルトランジスタ６
１がオフする。これにより同様にＤＵＭＭＹＩのプリチ
ャージが始まる。Ｄ ＵＭＭＹｌがＨレベルに変化する
と、ｄｅｆａｙ回路５１を経てノード１３０はＨレベル
となり、ＮＯＲゲート６２の出力１３１はＬレベルとな
る。そして、インバータ２１を介してノード１４０はＨ
レベルとなる。このため、Ｐチャネルトランジスタ２０
はオフし、積項線のプリチャージは停止する。
これと同時に、ノー・ド１３１がＬレベルとなるため、
Ｐチャネルトランジスタ６３がオンし、Ｎチャネルトラ
ンジスタ６４がオフして、ＰＬＡの入力論理レベルに従
って、ＡＮＤ’＝１’１面の入力線１゜１および１０２
がプリチャージされる。従って、ＰＬＡの入力は積項線
のプリチャージが完了する前に確定している必要がある
。例えば、入力ＡがＨレベルである場合を例にとると、
Ｐチャネルトランジスタ６５がオンする。よって、ノー
ド１０１はプリチャージされＨレベルとなる。一方、Ｐ
チャネルトランジスタ６６はオフするため、ノード１０
２はプリチャージされず、ダイナミックにＬレベルの状
態を保つ。そして入力線の電位変化に従い、Ｎチャネル
トランジスタ１０がオンするので、すでにプリチャージ
されている積項線ＰＴは放電を開始する。また、トラン
ジスタ１１および１２はオフの状態が続くので、ＰＴ２
．ＰＴ３はダイナミックにＨレベルの状態を保つ。従っ
て、従来におけるＰＬＡのように、クロックの立ち下が
り時を待って積項線のプリチャージを完了し次の動作に
移る必要はなく、ＤＵＭＭＹＩが完全にプリチャージ完
了した時刻で次の動作、すなわち入力論理レベルに従っ
て積項線の放電を開始することができる。
Ｐチャネルトランジスタ６３がオンし、Ｎチャネルトラ
ンジスタ６４がオフして、ＰＬＡの入力論理レベルに従
って、ＡＮＤ’＝１’１面の入力線１゜１および１０２
がプリチャージされる。従って、ＰＬＡの入力は積項線
のプリチャージが完了する前に確定している必要がある
。例えば、入力ＡがＨレベルである場合を例にとると、
Ｐチャネルトランジスタ６５がオンする。よって、ノー
ド１０１はプリチャージされＨレベルとなる。一方、Ｐ
チャネルトランジスタ６６はオフするため、ノード１０
２はプリチャージされず、ダイナミックにＬレベルの状
態を保つ。そして入力線の電位変化に従い、Ｎチャネル
トランジスタ１０がオンするので、すでにプリチャージ
されている積項線ＰＴは放電を開始する。また、トラン
ジスタ１１および１２はオフの状態が続くので、ＰＴ２
．ＰＴ３はダイナミックにＨレベルの状態を保つ。従っ
て、従来におけるＰＬＡのように、クロックの立ち下が
り時を待って積項線のプリチャージを完了し次の動作に
移る必要はなく、ＤＵＭＭＹＩが完全にプリチャージ完
了した時刻で次の動作、すなわち入力論理レベルに従っ
て積項線の放電を開始することができる。
以上のようにして、入力論理レベルに従って積項線の放
電が始まるが、放電が完了しＡＮＤアレイ内の積項線の
レベルが正しく確定した後、このレベルをインバータ２
２を介して積項線の出力側からＯＲ平面に伝え、ＯＲ平
面の読出しを開始する必要がある。ダミー積項線ＤＵＭ
ＭＹ２は積項線の放電完了時刻を検出する。つまり、Ｄ
ＵＭＭＹ２は、積項線ＰＴ＋−ＰＴｎと同期したタイミ
ングでプリチャージを行い入力Ａに関する入力線１．０
１，１０２の両方に接続されたトランジスタ１４及び１
５によってＰＴ１〜ＰＴｎの中で最大負荷容量をもった
積項線と同じタイミングで放電する。
電が始まるが、放電が完了しＡＮＤアレイ内の積項線の
レベルが正しく確定した後、このレベルをインバータ２
２を介して積項線の出力側からＯＲ平面に伝え、ＯＲ平
面の読出しを開始する必要がある。ダミー積項線ＤＵＭ
ＭＹ２は積項線の放電完了時刻を検出する。つまり、Ｄ
ＵＭＭＹ２は、積項線ＰＴ＋−ＰＴｎと同期したタイミ
ングでプリチャージを行い入力Ａに関する入力線１．０
１，１０２の両方に接続されたトランジスタ１４及び１
５によってＰＴ１〜ＰＴｎの中で最大負荷容量をもった
積項線と同じタイミングで放電する。
次に、ＯＲ平面の動作について説明する。ＯＲ平面はＡ
ＮＤ平面と動揺にダイナミック回路によって溝成され、
出力線にプリチャージを行う方式ＯＲ平面のプリチャー
ジ／読出しのタイミング制御は、前述のＤＵＭＭＹ２を
介して行う。積項線がプリチャージされている間（すな
わちＤＵＭＭＹ２もＨレベルの間）、ノード１５０はＨ
レベルであり、Ｐチャネルトランジスタ４０がオフ、Ｎ
チャネルトランジスタ３０がオンしている。尚、Ｄｅｌ
ａｙ５２は論理の反転しない素子で組まれている。この
ため、ＯＲ平面内の積項線ＰＴ目。
ＮＤ平面と動揺にダイナミック回路によって溝成され、
出力線にプリチャージを行う方式ＯＲ平面のプリチャー
ジ／読出しのタイミング制御は、前述のＤＵＭＭＹ２を
介して行う。積項線がプリチャージされている間（すな
わちＤＵＭＭＹ２もＨレベルの間）、ノード１５０はＨ
レベルであり、Ｐチャネルトランジスタ４０がオフ、Ｎ
チャネルトランジスタ３０がオンしている。尚、Ｄｅｌ
ａｙ５２は論理の反転しない素子で組まれている。この
ため、ＯＲ平面内の積項線ＰＴ目。
Ｐ Ｔ 、２、・・・、ＰＴ、、はＬレベルとなり、Ｏ
Ｒ平面内のＮチャネルトランジスタ３１，３２，３３゜
３４はすべてオフする。同時に、ノード１６０はＬ！ノ
ベルであるためＰチャネルトランジスタ６７がオンし、
出力線１１０および１１１はプリチャージされる。、Ａ
ＮＤ平面の動作が始まり積項線の放電がなされ、ＤＵＭ
ＭＹ２がＬレベルになると、ｄｅｌａｙ回路５２を介し
てノード１５０はＬレベルになるため、ノード１６０が
Ｈレベルとなり、従ってＰチャネルトランジスタ６７が
オフし、出力線のプリチャージが停止する。また、Ｐチ
ャネルトランジスタ４０がオンし、Ｎチャネルトランジ
スタ３０がオフする。例えばＰＴ、がしレベルであると
、Ｐチャネルトランジスタ４１はオフのため、ＯＲ平面
の積項線ＰＴ、、はダイナミックにＬレベルの状態を保
持する。一方、例えばＰＴ３がＨレベルの場合を考える
と、Ｐチャネルトランジスタ４３はオンし、さらにＰＭ
ＯＳトランジスタ４０がオンしているので、ＯＲ平面の
積項線ＰＴＩ３はプリチャージされ、Ｈレベルとなる。
Ｒ平面内のＮチャネルトランジスタ３１，３２，３３゜
３４はすべてオフする。同時に、ノード１６０はＬ！ノ
ベルであるためＰチャネルトランジスタ６７がオンし、
出力線１１０および１１１はプリチャージされる。、Ａ
ＮＤ平面の動作が始まり積項線の放電がなされ、ＤＵＭ
ＭＹ２がＬレベルになると、ｄｅｌａｙ回路５２を介し
てノード１５０はＬレベルになるため、ノード１６０が
Ｈレベルとなり、従ってＰチャネルトランジスタ６７が
オフし、出力線のプリチャージが停止する。また、Ｐチ
ャネルトランジスタ４０がオンし、Ｎチャネルトランジ
スタ３０がオフする。例えばＰＴ、がしレベルであると
、Ｐチャネルトランジスタ４１はオフのため、ＯＲ平面
の積項線ＰＴ、、はダイナミックにＬレベルの状態を保
持する。一方、例えばＰＴ３がＨレベルの場合を考える
と、Ｐチャネルトランジスタ４３はオンし、さらにＰＭ
ＯＳトランジスタ４０がオンしているので、ＯＲ平面の
積項線ＰＴＩ３はプリチャージされ、Ｈレベルとなる。
以」ニのようにして、ＡＮＤ平面内の積項線ＰＴ、−Ｐ
Ｔ、のレベルが、ＯＲ平面内の積項線ＰＴ、、〜ＰＴ、
７に伝達される。ＯＲ平面内のＮチャネルトランジスタ
３１，３２，３３．３４は、積項線ＰＴ、、％ Ｐ Ｔ
ｌｎによってオン／オフするから、例えば上記のよう
に、積項線ＰＴ、、がＬレベルで積項線１”Ｔ、３がＨ
レベルの場合には、Ｎチャネルトランジスタ３１がオフ
、トランジスタ３４がオンすることにより、出力線１１
０上にプリチャージされた電荷は放電されて、出力線１
−１０はＬレベルとなる。出力線１１０および１１１の
レベルはインバータを介して各々ＰＬＡ１００の出力Ｙ
、およびＹ２として取出される。
Ｔ、のレベルが、ＯＲ平面内の積項線ＰＴ、、〜ＰＴ、
７に伝達される。ＯＲ平面内のＮチャネルトランジスタ
３１，３２，３３．３４は、積項線ＰＴ、、％ Ｐ Ｔ
ｌｎによってオン／オフするから、例えば上記のよう
に、積項線ＰＴ、、がＬレベルで積項線１”Ｔ、３がＨ
レベルの場合には、Ｎチャネルトランジスタ３１がオフ
、トランジスタ３４がオンすることにより、出力線１１
０上にプリチャージされた電荷は放電されて、出力線１
−１０はＬレベルとなる。出力線１１０および１１１の
レベルはインバータを介して各々ＰＬＡ１００の出力Ｙ
、およびＹ２として取出される。
このように、ＤＵＭＭＹ２の放電完了時でもって積項線
の放電完了時刻の検出を行なうことができる。従って、
従来のようにクロックの立ち下がり時を基準にして積項
線の放電完了時刻を計っていた従来の場合よりも早く次
の動作に移ることができる。
の放電完了時刻の検出を行なうことができる。従って、
従来のようにクロックの立ち下がり時を基準にして積項
線の放電完了時刻を計っていた従来の場合よりも早く次
の動作に移ることができる。
以上が、本実施例のＰＬＡｌｏｏの基本的な動作の説明
である。次にｄｅｌａｙ （遅延）回路５１および５２
について、説明を行なう。
である。次にｄｅｌａｙ （遅延）回路５１および５２
について、説明を行なう。
両ｄｅ ｌａｙ回路とも、タイミング上の誤動作を防ｔ
する目的で挿入されたものである。例えば、ＤＵＭＭＹ
Ｉで積項線プリチャージ完了のタイミングを検出した後
、このｄｅｌａｙ回路５１を介して時間的余裕を付加し
た後、積項線ＰＴ、〜ｐＴｎのプリチャージを停止する
ようにしている。
する目的で挿入されたものである。例えば、ＤＵＭＭＹ
Ｉで積項線プリチャージ完了のタイミングを検出した後
、このｄｅｌａｙ回路５１を介して時間的余裕を付加し
た後、積項線ＰＴ、〜ｐＴｎのプリチャージを停止する
ようにしている。
これは、ｄｅｌａｙ回路５］を付加せずに、ダミー積項
線ＤＵＭＭＹＩを直接にＮＯＲゲート６２に接続した場
合、ＮＯＲゲート６２およびインバータ２１の論理しき
い値によっては、ＤＵＭＭＹｌが完全にＨレベルになり
切らないうちに、ゲート６２を介してインバータ２１が
反転し、Ｐチャネルトランジスタ２０がオフする。そし
て積項線ＰＴｌ−ＰＴｎがまだ充分にプリチャージされ
ていない状態で、プリチャージが停止してしまう場合が
発生する。ｄｅ ｌａｙ回路５２を付加した理由も、全
く同様である。第３図および第４眉はｄｅｌａｙ回路５
１および５２の実施例を示す。第３図はカスケード接続
したインバータで構成した実施例を、また第４図には抵
抗および負荷容量で構成した実施例を示している。
線ＤＵＭＭＹＩを直接にＮＯＲゲート６２に接続した場
合、ＮＯＲゲート６２およびインバータ２１の論理しき
い値によっては、ＤＵＭＭＹｌが完全にＨレベルになり
切らないうちに、ゲート６２を介してインバータ２１が
反転し、Ｐチャネルトランジスタ２０がオフする。そし
て積項線ＰＴｌ−ＰＴｎがまだ充分にプリチャージされ
ていない状態で、プリチャージが停止してしまう場合が
発生する。ｄｅ ｌａｙ回路５２を付加した理由も、全
く同様である。第３図および第４眉はｄｅｌａｙ回路５
１および５２の実施例を示す。第３図はカスケード接続
したインバータで構成した実施例を、また第４図には抵
抗および負荷容量で構成した実施例を示している。
上記した第一の実施例においては、ＡＮＤ平面およびＯ
Ｒ平面のプリチャージ制御のために各々ダミー積項線を
設けたが、ＡＮＤ平面のプリチャージ制御のみダミー積
項線を設けた構成にしてもよい。以下に示す第二および
第三の実施例はダミー・積項線に代わるダミービット線
を一つ設はメモリ回路に応用した場合の実施例である。
Ｒ平面のプリチャージ制御のために各々ダミー積項線を
設けたが、ＡＮＤ平面のプリチャージ制御のみダミー積
項線を設けた構成にしてもよい。以下に示す第二および
第三の実施例はダミー・積項線に代わるダミービット線
を一つ設はメモリ回路に応用した場合の実施例である。
第５図は本発明の第二の実施例であるプリチャー、ジ式
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の読み出し動作のみ回路の構成図
を示す。
ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の読み出し動作のみ回路の構成図
を示す。
同図において、５３０はダミービット線であり、ＳＲＡ
Ｍ５００におけるビット線の最大の負荷容量と等しい負
荷容量５３５を有している。尚、このダミービット線５
３０は第一の実施例におけるダミープリチャージ線ＤＵ
ＭＭＹＩと同じ役割りを有する。
Ｍ５００におけるビット線の最大の負荷容量と等しい負
荷容量５３５を有している。尚、このダミービット線５
３０は第一の実施例におけるダミープリチャージ線ＤＵ
ＭＭＹＩと同じ役割りを有する。
５４０はプリチャージを制御するイネーブル線、５３８
および５４１はプルアップトランジスタ、５４２はビッ
ト線、５４３は出力線、５４４はメモリセルである。
および５４１はプルアップトランジスタ、５４２はビッ
ト線、５４３は出力線、５４４はメモリセルである。
次に上記構成を有するＳＲＡＭ５００の動作を説明する
。
。
入力線５４０は、クロックの立上りによってＬレベルと
なりビット線のプルアップトランジスタ５４１をＯＮさ
せビット線をプリチャージするがすぐにビット線のプリ
チャージが完了するとこれを受けてＨレベルとなりプリ
チャージを終了するつ従来は、ビット線のプリチャージ
完了と見なしたところのクロックのエツジ立下り後でな
いと入力できなかったりリードネーブル（ＲＥ Ｎ）信
号は、本実施例では入力線５４０がＨレベルになった後
、直ちに入力することができる。このようにダミービッ
ト線を設けたことによりＲＡＭセル内の論理呼出しがク
ロックの立ち下がりを待つことなく無関係に実行でき、
高速な論理出力を実現することができる。
なりビット線のプルアップトランジスタ５４１をＯＮさ
せビット線をプリチャージするがすぐにビット線のプリ
チャージが完了するとこれを受けてＨレベルとなりプリ
チャージを終了するつ従来は、ビット線のプリチャージ
完了と見なしたところのクロックのエツジ立下り後でな
いと入力できなかったりリードネーブル（ＲＥ Ｎ）信
号は、本実施例では入力線５４０がＨレベルになった後
、直ちに入力することができる。このようにダミービッ
ト線を設けたことによりＲＡＭセル内の論理呼出しがク
ロックの立ち下がりを待つことなく無関係に実行でき、
高速な論理出力を実現することができる。
第６図は本発明の第三の実施例であるプリチャージ式Ｒ
ＯＭ６００の構成図である。同図において、６３０はダ
ミービット線、６４０はプリチャージの制御イネーブル
線、６４１はプルアップトランジスタ、６４２はメモリ
素子６４４はプルダウントラ：／ジスタ、６４５は出力
線である。そして５．ダミービット線６３０にはＲＯＭ
６００におけるビット線の有する最大の負荷容量と等し
い容量の負荷容量６３５を接続しＣいる。次に上記構成
Ｇ ＩＮするＲＯＭ６００の動作について説明する。
ＯＭ６００の構成図である。同図において、６３０はダ
ミービット線、６４０はプリチャージの制御イネーブル
線、６４１はプルアップトランジスタ、６４２はメモリ
素子６４４はプルダウントラ：／ジスタ、６４５は出力
線である。そして５．ダミービット線６３０にはＲＯＭ
６００におけるビット線の有する最大の負荷容量と等し
い容量の負荷容量６３５を接続しＣいる。次に上記構成
Ｇ ＩＮするＲＯＭ６００の動作について説明する。
ビット線のプルアップトランジスタ６４１のイネーブル
線６４０の動作タイミングは、クロックの立上りによっ
てＬレベルとなりプルアップトランジスタ６４１をオン
させ、ビット線をプリチャージする。プリチャージの完
了時刻はダミービット線６３０のプリチャージ完了時刻
で代表させる。
線６４０の動作タイミングは、クロックの立上りによっ
てＬレベルとなりプルアップトランジスタ６４１をオン
させ、ビット線をプリチャージする。プリチャージの完
了時刻はダミービット線６３０のプリチャージ完了時刻
で代表させる。
従来はクロックのエツジ立下がりによりビット線のプリ
チャージ完了を判断していたが、本実施例においては、
ダミービット線６３０のプリチャージ完了時刻でビット
線のプリチャージ完了を判断し直ちに次の動作に移るこ
とができる。プリチャージ終了後、イネーブル線６４０
がＨレベルとなった後は、プルアップトランジスタ６４
１をオフさせ同時にプルダウントランジスタ６４４をオ
シさせ、ノード６４５によりメモリ素子６４２の記憶レ
ベルが読出される。従って、ＲＯＭ ６００の読出しが
高速に実行できる。
チャージ完了を判断していたが、本実施例においては、
ダミービット線６３０のプリチャージ完了時刻でビット
線のプリチャージ完了を判断し直ちに次の動作に移るこ
とができる。プリチャージ終了後、イネーブル線６４０
がＨレベルとなった後は、プルアップトランジスタ６４
１をオフさせ同時にプルダウントランジスタ６４４をオ
シさせ、ノード６４５によりメモリ素子６４２の記憶レ
ベルが読出される。従って、ＲＯＭ ６００の読出しが
高速に実行できる。
第７図は、本発明の第四の実施例であるプリチャージ式
ＰＬＡ７００の構成図である。第８図はＰＬＡ７００の
動作を示すタイミングチャートである。Ｐ Ｌ Ａ ７
００の基本的な構成は次に示す以外は、第一の実施例と
同様である。
ＰＬＡ７００の構成図である。第８図はＰＬＡ７００の
動作を示すタイミングチャートである。Ｐ Ｌ Ａ ７
００の基本的な構成は次に示す以外は、第一の実施例と
同様である。
第一の実施例では、積項線のプリチャージ及び放電完了
時刻検出用にダミーｍ項線ＤＵＭＭＹＩおよびＤＵＭＭ
Ｙ２を用いたが本実施例ではこれに加えて入力線ＩＮ、
、ＩＮ２．・・・、ＩＮｎの放電検出用としてダミー入
力線ＤＵＭＭＹ Ｉ Ｎを設ける。これによりこのＤＵ
ＭＭＹＩおよびＤＵＭＭＹ２とＤＵＭＭＹＩＮとの両方
向の制御によって積項線のプリチャージタイミングを制
御する。
時刻検出用にダミーｍ項線ＤＵＭＭＹＩおよびＤＵＭＭ
Ｙ２を用いたが本実施例ではこれに加えて入力線ＩＮ、
、ＩＮ２．・・・、ＩＮｎの放電検出用としてダミー入
力線ＤＵＭＭＹ Ｉ Ｎを設ける。これによりこのＤＵ
ＭＭＹＩおよびＤＵＭＭＹ２とＤＵＭＭＹＩＮとの両方
向の制御によって積項線のプリチャージタイミングを制
御する。
尚、このダミー入力線ＤＵＭＭＹ Ｉ Ｎには入力線Ｉ
Ｎ、〜ＩＮｎの中で最も負荷の重いものと同等の負荷容
量が接続されている。そして、積項線の放電完了検出用
に用いたダミー積項線ＤＵＭＭＹ２の出力とクロック信
号との論理和をとり、これを用いてＯＲ平面の積項線７
９０及び出力線７９１のプリチャージ制御におきかえて
いる。
Ｎ、〜ＩＮｎの中で最も負荷の重いものと同等の負荷容
量が接続されている。そして、積項線の放電完了検出用
に用いたダミー積項線ＤＵＭＭＹ２の出力とクロック信
号との論理和をとり、これを用いてＯＲ平面の積項線７
９０及び出力線７９１のプリチャージ制御におきかえて
いる。
上記構成を有する本実施例のＰＬＡ７００の動作につい
て、第８図に示すタイミングチャートを用いてダミー入
力線ＤＵＭＭＹＩＮの動作を中心に説明する。
て、第８図に示すタイミングチャートを用いてダミー入
力線ＤＵＭＭＹＩＮの動作を中心に説明する。
本サイクル以前の前サイクルにおいてクロックがＬレベ
ルになるとＤＵＭＭＹＩは、無条件にＬレベルになるが
、この時にダミー入力線ＤＵＭＭＹＩＮは、無条件にＨ
レベルになる。するとＤＵＭＭＹ １とＤＵＭＭＹ Ｉ
Ｎとを入力するＮＡＮＤゲート７７１とインバータ７
７０との論理によってノード７９７はＨレベルとなる。
ルになるとＤＵＭＭＹＩは、無条件にＬレベルになるが
、この時にダミー入力線ＤＵＭＭＹＩＮは、無条件にＨ
レベルになる。するとＤＵＭＭＹ １とＤＵＭＭＹ Ｉ
Ｎとを入力するＮＡＮＤゲート７７１とインバータ７
７０との論理によってノード７９７はＨレベルとなる。
この状態で本サイクルにはいるとクロックがＨレベルと
なる。
なる。
するとノード７９６もＨレベルとなりすでにノード７９
７はＨｌノベル状態であるので、インバータ７７３の出
カフ９９は、ＮＡＮＤゲート７７２とインバータ７７３
との論理によってＨレベルとなる。ノード７９９がＨレ
ベルとなるとインバータ７４４の出カフ９５はＬレベル
となり、ダミー積項線も含め積項線をプリチャージする
Ｐチャネルトランジスタ７５０はすべてオンし積項線は
プリチャージを開始する。この同じタイミングでＰチャ
ネルトランジスタ７０１はオフしくノード７９９はＨレ
ベル）、Ｎチャネルトランジスタ７０２はオンする。Ｐ
チャネルトランジスタ７０１がオフすることで入力論理
の入力がしゃ断され、オンしているＮチャネルトランジ
スタ７０２によって入力線ＩＮＩに代表される入力線は
放電を始めることになる。一方、ダミー入力線ＤＵＭＭ
ＹＩＮと同一タイミングで（−ドア９６はＨレベル）Ｐ
チャネルトランジスタ７０３はオフし、ノード７９９は
ＨレベルであるからＮチャネルトランジスタ７０２はオ
ンする。つまり、ＤＵＭＭＹ Ｉ Ｎも他の入力線と同
様に放電を始めることになる。そして、ＤＵＭＭＹＩＮ
の放電完了のタイミングをもって入力線ＩＮＩ−ＩＮｎ
の放電完了のタイミングを代表させる。
７はＨｌノベル状態であるので、インバータ７７３の出
カフ９９は、ＮＡＮＤゲート７７２とインバータ７７３
との論理によってＨレベルとなる。ノード７９９がＨレ
ベルとなるとインバータ７４４の出カフ９５はＬレベル
となり、ダミー積項線も含め積項線をプリチャージする
Ｐチャネルトランジスタ７５０はすべてオンし積項線は
プリチャージを開始する。この同じタイミングでＰチャ
ネルトランジスタ７０１はオフしくノード７９９はＨレ
ベル）、Ｎチャネルトランジスタ７０２はオンする。Ｐ
チャネルトランジスタ７０１がオフすることで入力論理
の入力がしゃ断され、オンしているＮチャネルトランジ
スタ７０２によって入力線ＩＮＩに代表される入力線は
放電を始めることになる。一方、ダミー入力線ＤＵＭＭ
ＹＩＮと同一タイミングで（−ドア９６はＨレベル）Ｐ
チャネルトランジスタ７０３はオフし、ノード７９９は
ＨレベルであるからＮチャネルトランジスタ７０２はオ
ンする。つまり、ＤＵＭＭＹ Ｉ Ｎも他の入力線と同
様に放電を始めることになる。そして、ＤＵＭＭＹＩＮ
の放電完了のタイミングをもって入力線ＩＮＩ−ＩＮｎ
の放電完了のタイミングを代表させる。
ダミー入力線ＤＵＭＭＹＩＮは入力線の放電光γのタイ
ミングを検出する。そしてＤＵＭＭＹＩのプリチャージ
完了タイミングとＤＵＭＭＹＩＮの放電完了タイミング
とて遅い方のタイミングをもってＮＡＮＤゲート７７１
の出力は反転する。
ミングを検出する。そしてＤＵＭＭＹＩのプリチャージ
完了タイミングとＤＵＭＭＹＩＮの放電完了タイミング
とて遅い方のタイミングをもってＮＡＮＤゲート７７１
の出力は反転する。
するとノード７９７は（初期状態ではＨレベル）Ｌレベ
ルに反転する。ところでＮＡＮＤ７７１の出力は、ノー
ド７９７へ直接出力しても良いし、論理の反転しない遅
延回路７５５を介してノード７９７へ出力しても良い。
ルに反転する。ところでＮＡＮＤ７７１の出力は、ノー
ド７９７へ直接出力しても良いし、論理の反転しない遅
延回路７５５を介してノード７９７へ出力しても良い。
この結果、インバータ７７３の出カフ９９はＬレベルに
反転する。するとインバータ７４４を介しノード７９５
はＨレベルに反転するための積項線をプリチャージさせ
ているトランジスタ７５０はオフし、積項線のプリチャ
ージは終了する。このタイミングでノード７９９がＬレ
ベルとなるのでＰチャネルトランジスタ７０１はオンし
、Ｎチャネルトランジスタ７０２はオフする。例えば、
入力ＡがＨレベルであるとインバータ７７５の出力はＬ
レベルとなりＰチャネルトランジスタ７０４はオンしＰ
チャネルトランジスタ７０１もオンするため入力４１１
ＮｌはＨレベルとなる。このようにして入力論理が入力
されることでＡＮＤ平面内での論理読出し動作が開始さ
れる。
反転する。するとインバータ７４４を介しノード７９５
はＨレベルに反転するための積項線をプリチャージさせ
ているトランジスタ７５０はオフし、積項線のプリチャ
ージは終了する。このタイミングでノード７９９がＬレ
ベルとなるのでＰチャネルトランジスタ７０１はオンし
、Ｎチャネルトランジスタ７０２はオフする。例えば、
入力ＡがＨレベルであるとインバータ７７５の出力はＬ
レベルとなりＰチャネルトランジスタ７０４はオンしＰ
チャネルトランジスタ７０１もオンするため入力４１１
ＮｌはＨレベルとなる。このようにして入力論理が入力
されることでＡＮＤ平面内での論理読出し動作が開始さ
れる。
サイクル後半になると、クロックがＬレベルとなるため
ノード７９６はＬレベル、ノード７９９はインバータ７
７３とＮＡＮＤゲート７７２の論理によりＬレベル、ノ
ード７９５はＨレベル、ノード７９８はＨレベルとなる
。この結果、トランジスタ７０５はオン、７５０はオフ
、７０３はオン、７０２はオフとなる。するとＤＵＭＭ
ＹＩは放電されＬレベルに、ＤＵＭＭＹ Ｉ Ｎはプリ
チャージされＨレベルとなり前記で前サイクルと称した
同じ状態に初期化される。
ノード７９６はＬレベル、ノード７９９はインバータ７
７３とＮＡＮＤゲート７７２の論理によりＬレベル、ノ
ード７９５はＨレベル、ノード７９８はＨレベルとなる
。この結果、トランジスタ７０５はオン、７５０はオフ
、７０３はオン、７０２はオフとなる。するとＤＵＭＭ
ＹＩは放電されＬレベルに、ＤＵＭＭＹ Ｉ Ｎはプリ
チャージされＨレベルとなり前記で前サイクルと称した
同じ状態に初期化される。
次に第２のダミー積項線ＤＵＭＭＹ２の出力側に付けた
論理和回路７７６の動作について説明する。
論理和回路７７６の動作について説明する。
ＤＵＭＭＹ２の動作の１つとしてＯＲ平面にある出力線
７９１のプリチャージ制御がある。ＤＵＭＭＹ２がＨレ
ベルであるとノード７９４はＬレベルとなりＰチャネル
トランジスタ７０６はオン（２、出力線７９１はプリチ
ャージを開始する。逆にＤＵＭＭＹ２がＬレベル（かつ
クロックがＬレベル）であるとノード７９４はＨレベル
となりトランジスタ７０６はオフし、プリチャージをや
める。したがって出力線７９１はＤＵＭＭＹ２がＨレベ
ルとなってからＬレベルにかわるまでの間にプリチャー
ジを完了させなくてはならない。つまりＤＵＭＭＹ２の
Ｈレベルの期間が長ければ長い程、出力線７９１のプリ
チャージ時１１ｔＪＪにマージンをもたせることができ
る。ＤＵＭＭＹ２がＨレベルとなるタイミングは本サイ
クルにはいってクロックがＨレベルとなることによりノ
ード７９５がＬレベルに変化し、Ｐチャネルトランジス
タ７５０によってプリチャージされる時である。又、Ｄ
ＵＭＭＹ２がＬレベルとなるタイミングは入力論理が受
入れられ入力線ＩＮＩ・・・ＩＮｎが変化し、それを受
けてＨレベルにプリチャージした積項線ＰＴ、、・・・
、ＰＴｎがＨレベルとＬレベルが決定するタイミングで
ある。第７図に示したようにクロックがＨレベルとなり
、その信号がＤＵＭＭＹ２に達するまでには、論理ゲー
ト７３０，７３１゜７７２．７７３，７７４による５段
分の遅延が生じる。したがって、クロックがＨレベルと
なってからこれらの論理ゲー・ト５段分を介在させてＤ
ＵＭＭＹ２をＨレベルにさせ第一の実施例のようにＤＵ
ＭＭＹ２のみでプリチャージを制御するよりもクロック
直接の制御でＤＵＭＭＹ２の出力をＨレベルにさせた方
が出力線７９１のプリチャージ期間を早く開始できかつ
長くすることができる。
７９１のプリチャージ制御がある。ＤＵＭＭＹ２がＨレ
ベルであるとノード７９４はＬレベルとなりＰチャネル
トランジスタ７０６はオン（２、出力線７９１はプリチ
ャージを開始する。逆にＤＵＭＭＹ２がＬレベル（かつ
クロックがＬレベル）であるとノード７９４はＨレベル
となりトランジスタ７０６はオフし、プリチャージをや
める。したがって出力線７９１はＤＵＭＭＹ２がＨレベ
ルとなってからＬレベルにかわるまでの間にプリチャー
ジを完了させなくてはならない。つまりＤＵＭＭＹ２の
Ｈレベルの期間が長ければ長い程、出力線７９１のプリ
チャージ時１１ｔＪＪにマージンをもたせることができ
る。ＤＵＭＭＹ２がＨレベルとなるタイミングは本サイ
クルにはいってクロックがＨレベルとなることによりノ
ード７９５がＬレベルに変化し、Ｐチャネルトランジス
タ７５０によってプリチャージされる時である。又、Ｄ
ＵＭＭＹ２がＬレベルとなるタイミングは入力論理が受
入れられ入力線ＩＮＩ・・・ＩＮｎが変化し、それを受
けてＨレベルにプリチャージした積項線ＰＴ、、・・・
、ＰＴｎがＨレベルとＬレベルが決定するタイミングで
ある。第７図に示したようにクロックがＨレベルとなり
、その信号がＤＵＭＭＹ２に達するまでには、論理ゲー
ト７３０，７３１゜７７２．７７３，７７４による５段
分の遅延が生じる。したがって、クロックがＨレベルと
なってからこれらの論理ゲー・ト５段分を介在させてＤ
ＵＭＭＹ２をＨレベルにさせ第一の実施例のようにＤＵ
ＭＭＹ２のみでプリチャージを制御するよりもクロック
直接の制御でＤＵＭＭＹ２の出力をＨレベルにさせた方
が出力線７９１のプリチャージ期間を早く開始できかつ
長くすることができる。
そのため、ＤＵＭＭＹ２の出力とクロックとの論理和を
とった出力で出力線７９１のプリチャージを制御する構
成にしている。従って、第一の実施例のＰＬＡｌｏｏよ
りＤＵＭＭＹ２のプリチャージ期ｍ１は早く開始されか
つ長い期間となる。
とった出力で出力線７９１のプリチャージを制御する構
成にしている。従って、第一の実施例のＰＬＡｌｏｏよ
りＤＵＭＭＹ２のプリチャージ期ｍ１は早く開始されか
つ長い期間となる。
第９図は本発明の第五の実施例を示すＰＬＡ９００溝成
図である。本実施例では、ダミー積項線ＤＵＭＭＹＩと
ダミー入力線ＤＵＭＭＹ Ｉ Ｎとを設けた構成の点で
は第四の実施例と同様である。
図である。本実施例では、ダミー積項線ＤＵＭＭＹＩと
ダミー入力線ＤＵＭＭＹ Ｉ Ｎとを設けた構成の点で
は第四の実施例と同様である。
本実施例ではＤＵＭＭＹＩとＤＵＭＭＹ Ｉ Ｎとの接
続方法が第四の実施例の場合と違う。第四の実施例では
、積項線のプリチャージタイミング検出用としてのＤＵ
ＭＭＹＩと入力線の放電タイミング検出用としてのＤＵ
ＭＭＹ Ｉ Ｎとにおいてどちらか遅い方の信号で積項
線プリチャージの制御を行ったが、本実施例ではＤＵＭ
ＭＹＩの出力側がＤＵＭＭＹＩＮのＮチャネルトランジ
スタ９０２に接続されている。そしてＤＵＭＭＹ Ｉ
Ｎの出力が直に積項線ＰＴＩ、・・・、ＰＴｎのプリチ
ャージを制御する。ＤＵｋｉＭＹＩＮには論理の反転し
ないｄｅｌａｙ回路９０４が接続される場合もある。
続方法が第四の実施例の場合と違う。第四の実施例では
、積項線のプリチャージタイミング検出用としてのＤＵ
ＭＭＹＩと入力線の放電タイミング検出用としてのＤＵ
ＭＭＹ Ｉ Ｎとにおいてどちらか遅い方の信号で積項
線プリチャージの制御を行ったが、本実施例ではＤＵＭ
ＭＹＩの出力側がＤＵＭＭＹＩＮのＮチャネルトランジ
スタ９０２に接続されている。そしてＤＵＭＭＹ Ｉ
Ｎの出力が直に積項線ＰＴＩ、・・・、ＰＴｎのプリチ
ャージを制御する。ＤＵｋｉＭＹＩＮには論理の反転し
ないｄｅｌａｙ回路９０４が接続される場合もある。
以下に本実施例のＰＬＡ９００における積項線のプリチ
ャージ制御の動作を説明する。
ャージ制御の動作を説明する。
前サイクルでクロックがＬレベルであるとノード９１８
がＬレベル、ノード９３８はＮＡＮＤゲート９８２とイ
ンバータ９８３との論理によってＬレベル、ノード９０
７はＨレベル、ノード９２４はＨレベルとなる。この結
果、Ｐチャネルトランジスタ９０１はオフ、９０３はオ
ン、Ｎチャネルトランジスタ９０５はオンする。すると
ＤＵＭＭＹＩはＮチャネルトランジスタ９０５によって
放電されるので、Ｌレベルとなる。したがって、これを
受けてＮチャネルトランジスタ９０２はオフとなりＤＵ
ＭＭＹＩＮはＰチャネルトランジスタ９０３によってプ
リチャージされＨレベルとなる。これを受けてノード９
２７はＨレベルとなる。
がＬレベル、ノード９３８はＮＡＮＤゲート９８２とイ
ンバータ９８３との論理によってＬレベル、ノード９０
７はＨレベル、ノード９２４はＨレベルとなる。この結
果、Ｐチャネルトランジスタ９０１はオフ、９０３はオ
ン、Ｎチャネルトランジスタ９０５はオンする。すると
ＤＵＭＭＹＩはＮチャネルトランジスタ９０５によって
放電されるので、Ｌレベルとなる。したがって、これを
受けてＮチャネルトランジスタ９０２はオフとなりＤＵ
ＭＭＹＩＮはＰチャネルトランジスタ９０３によってプ
リチャージされＨレベルとなる。これを受けてノード９
２７はＨレベルとなる。
この状態で本サイクルがはじまる。
本サイクルがはじまりクロックがＨレベルとなるとノー
ド９２４はＬレベル、ノード９１８はＨレベルとなる。
ド９２４はＬレベル、ノード９１８はＨレベルとなる。
ノード９３８はノード９２７がすでにＨレベルであるた
めＮＡＮＤゲート９８２とインバータ８９３との論理に
よってＨレベルとなる。そして、ノード９０７はＬレベ
ルとなる。この結果Ｐチャネルトランジスタ９０１はオ
ン、９０３はオフしＮチャネルトランジスタ９０５はオ
フする。するとＤＵＭＭＹＩはＰチャネルトランジスタ
９０１によってプリチャージされＨレベルとなる。これ
を受けてＮチャネルトランジスタ９０２はオンするため
前サイクルでプリチャージされｔ＝ＤＵＭＭＹＩＮの電
荷はＮチャネルトランジスタ９０２によって放電されＬ
レベルにかわる。
めＮＡＮＤゲート９８２とインバータ８９３との論理に
よってＨレベルとなる。そして、ノード９０７はＬレベ
ルとなる。この結果Ｐチャネルトランジスタ９０１はオ
ン、９０３はオフしＮチャネルトランジスタ９０５はオ
フする。するとＤＵＭＭＹＩはＰチャネルトランジスタ
９０１によってプリチャージされＨレベルとなる。これ
を受けてＮチャネルトランジスタ９０２はオンするため
前サイクルでプリチャージされｔ＝ＤＵＭＭＹＩＮの電
荷はＮチャネルトランジスタ９０２によって放電されＬ
レベルにかわる。
この結果、ノード９２７はＬレベルに反転するためノー
ド９３８はＮＡＮＤゲート９８２およびインバータ９８
３の論理によってＬレベル、そしてノード９０７はＨ１
ノベルとなる。ノード９０７がＨレベルになるとＰチャ
ネルトランジスタ９０１は、オフするためプリチャージ
するためのプリチャージは終了することになる。
ド９３８はＮＡＮＤゲート９８２およびインバータ９８
３の論理によってＬレベル、そしてノード９０７はＨ１
ノベルとなる。ノード９０７がＨレベルになるとＰチャ
ネルトランジスタ９０１は、オフするためプリチャージ
するためのプリチャージは終了することになる。
以後の動作は第一の実施例及び第四の実施例と全く同様
であるため、その説明は省略する。
であるため、その説明は省略する。
［発明の効果］
以上説明したように、本発明のプリチャージ式論理回路
は、１相のクロックのもとで動作する。
は、１相のクロックのもとで動作する。
従って、クロック制御回路は簡単な構成にすることがで
きる。加えて、プリチャージ線のプリチャージ完了時刻
を検出するダミープリチャージ線を設けているのでプリ
チャージ完了後直ちに次の動作を開始することができる
。よって高速に動作することができる。
きる。加えて、プリチャージ線のプリチャージ完了時刻
を検出するダミープリチャージ線を設けているのでプリ
チャージ完了後直ちに次の動作を開始することができる
。よって高速に動作することができる。
また、本発明のプリチャージ式プログラマブル・ロジッ
ク・アレイは、例えば、積項線の充放電を検出する第一
および第二のダミー積項線と、入力線の放電完了時刻を
検出するダミー入力線とを備えているので、積項線の充
放電および入力線の放電完了のタイミングを検出後直ち
に次の動作に移ることができる。このため高速に動作さ
せることができる。
ク・アレイは、例えば、積項線の充放電を検出する第一
および第二のダミー積項線と、入力線の放電完了時刻を
検出するダミー入力線とを備えているので、積項線の充
放電および入力線の放電完了のタイミングを検出後直ち
に次の動作に移ることができる。このため高速に動作さ
せることができる。
第１図は本発明の第一の実施例であるプリチャージ式論
理回路の構成図、第２図は第一の実施例であるプリチャ
ージ式論理回路の動作を示すタイミングチャート、第３
図は遅延回路の構成図、第４図は他の遅延回路の構成図
、第５図は本発明の第二の実施例であるプリチャージ式
ＳＲＡＭの構成図、第６図は本発明の第三の実施例であ
るプリチャージ式ＲＯＭの構成図、第７図は本発明の第
四の実施例であるプリチャージ式ＰＬＡのｈＷＷＮ２第
８図は第四の実施例であるプリチャージ式ＰＬＡの動作
を示すタイミングチャート、第９図は本発明の第五の実
施例であるプリチャージ式ＰＬＡの構成図、第１０図は
従来用いられる同期式ＰＬＡの構成図、第１１図は従来
の同期式Ｐ Ｌ Ａの動作を示すタイミングチャートで
ある。 ＤＵＭＭＹＩ・・・第一のダミー積項線ＤＵＭＭＹ２・
・・第二のダミー積項線ＤＵＭＭＹＩＮ・・・ダミー入
力線
理回路の構成図、第２図は第一の実施例であるプリチャ
ージ式論理回路の動作を示すタイミングチャート、第３
図は遅延回路の構成図、第４図は他の遅延回路の構成図
、第５図は本発明の第二の実施例であるプリチャージ式
ＳＲＡＭの構成図、第６図は本発明の第三の実施例であ
るプリチャージ式ＲＯＭの構成図、第７図は本発明の第
四の実施例であるプリチャージ式ＰＬＡのｈＷＷＮ２第
８図は第四の実施例であるプリチャージ式ＰＬＡの動作
を示すタイミングチャート、第９図は本発明の第五の実
施例であるプリチャージ式ＰＬＡの構成図、第１０図は
従来用いられる同期式ＰＬＡの構成図、第１１図は従来
の同期式Ｐ Ｌ Ａの動作を示すタイミングチャートで
ある。 ＤＵＭＭＹＩ・・・第一のダミー積項線ＤＵＭＭＹ２・
・・第二のダミー積項線ＤＵＭＭＹＩＮ・・・ダミー入
力線
Claims (9)
- （１）複数のプリチャージ線と、 前記複数のプリチャージ線のうち、最大の負荷容量を有
するプリチャージ線と同等もしくはそれ以上の負荷容量
に接続されたダミープリチャージ線とを具備し、 前記ダミープリチャージ線のプリチャージ完了時刻を該
複数のプリチャージ線のプリチャージ完了時刻として検
出し、該ダミープリチャージ線の制御のもとで該複数の
プリチャージ線へのプリチャージを停止する ことを特徴とするプリチャージ式論理回路。 - （２）前記ダミープリチャージ線の出力側に接続された
遅延回路を具備し、 前記ダミープリチャージ線のプリチャージ完了にともな
い前記遅延回路の出力により前記複数のプリチャージ線
のプリチャージ完了を制御すること を特徴とする請求項１記載のプリチャージ式論理回路。 - （３）前記複数のプリチャージ線は積項線であり、前記
ダミープリチャージ線はダミー積項線であることを特徴
とする請求項１および２記載のプリチャージ式プログラ
マブルロジックアレイ。 - （４）前記複数のプリチャージ線はビット線であり、前
記ダミープリチャージ線はダミービット線である ことを特徴とする請求項１記載のプリチャージ式メモリ
回路。 - （５）複数の積項線と、 論理レベルを入力する複数の入力線および 前記複数の積項線のうち最大の負荷容量を有する積項線
と同等もしくはそれ以上の負荷容量に各々接続された第
一および第二のダミー積項線からなるＡＮＤ平面と、 複数の出力線からなるＯＲ平面とを具備し、クロック信
号に同期して、前記複数の積項線をプリチャージし、前
記第一のダミー積項線のプリチャージ完了時刻を該複数
の積項線のプリチャージ完了時刻として検出し、該第一
のダミー積項線の制御のもとで該複数の積項線のプリチ
ャージを停止した後、該複数の積項線の読出しを開始し
、前記第二のダミー積項線の放電完了の時刻を該複数の
積項線の放電完了時刻として検出した後、該第二のダミ
ー積項線の制御のもとで、該複数の積項線のプリチャー
ジを停止した後、該複数の出力線の読み出しを開始する
こと を特徴とするプリチャージ式プログラマブル・ロジック
・アレイ。 - （６）前記ＡＮＤ平面は、前記複数の入力線のうち最大
の負荷容量を有する入力線と同等もしくはそれ以上の負
荷容量に接続されたダミー入力線を具備し、 前記第一のダミー積項線のプリチャージ完了時刻を前記
複数の積項線のプリチャージ完了時刻として検出し、か
つ前記ダミー入力線の放電完了時刻を前記複数の入力線
の放電完了時刻として検出し、該第一のダミー積項線お
よび該ダミー入力線の制御のもとで該複数の積項線への
プリチャージを停止して該複数の積項線の読み出しを開
始し、さらに、前記第二のダミー積項線の制御のもとで
前記複数の出力線のプリチャージを停止し該出力線の読
み出しを開始する を特徴とする請求項５記載のプリチャージ式プログラマ
ブル・ロジック・アレイ。 - （７）前記第二のダミー積項線の出力と前記クロック信
号との論理和により、前記複数の出力線のプリチャージ
を制御すること を特徴とする請求項５および６記載のプリチャージ式プ
ログラマブル・ロジック・アレイ。 - （８）複数の積項線と、 論理レベルを入力する複数の入力線と、 前記複数の積項線のうち最大の負荷容量を有する積項線
と同等もしくはそれ以上の負荷容量に接続されたダミー
積項線とおよび 前記複数の入力線のうち最大の負荷容量を有する入力線
と同等もしくはそれ以上の負荷容量に接続されたダミー
入力線からなるＡＮＤ平面を具備し、 前記複数の積項線のプリチャージ完了時刻を前記ダミー
積項線のプリチャージ完了時刻より検出し、前記複数の
入力線の放電完了時刻を前記ダミー入力線の放電完了の
時刻により検出し、該ダミー積項線および該ダミー入力
線の制御のもとで前記複数の積項線のプリチャージを停
止して該複数の積項線の読み出しを開始すること、 を特徴とするプリチャージ式プログラマブル・ロジック
・アレイ。 - （９）論理レベルを入力する複数の入力線と、複数の積
項線と、 前記複数の入力線のうち最大の負荷容量を有する入力線
と同等もしくはそれ以上の負荷容量に接続されたダミー
入力線からなるＡＮＤ平面とを具備し、 前記複数の入力線の放電完了時刻を前記ダミー入力線の
放電完了時刻により検出し該ダミー入力線の制御のもと
で前記複数の積項線のプリチャージを停止して該複数の
積項線の読み出しを開始すること、 を特徴とするプリチャージ式プログラマブル・ロジック
・アレイ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27716689A JP2575899B2 (ja) | 1989-10-26 | 1989-10-26 | プリチャージ式論理回路 |
| US07/601,917 US5083047A (en) | 1989-10-26 | 1990-10-22 | Precharged-type logic circuit having dummy precharge line |
| KR1019900017303A KR930004354B1 (ko) | 1989-10-26 | 1990-10-26 | 프리차지식 논리 회로 및 프로그래머블 논리 어레이 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27716689A JP2575899B2 (ja) | 1989-10-26 | 1989-10-26 | プリチャージ式論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03139916A true JPH03139916A (ja) | 1991-06-14 |
| JP2575899B2 JP2575899B2 (ja) | 1997-01-29 |
Family
ID=17579723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27716689A Expired - Fee Related JP2575899B2 (ja) | 1989-10-26 | 1989-10-26 | プリチャージ式論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5083047A (ja) |
| JP (1) | JP2575899B2 (ja) |
| KR (1) | KR930004354B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05189982A (ja) * | 1992-01-09 | 1993-07-30 | Toshiba Corp | センス回路を有する読み出し出力回路 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662822B2 (ja) * | 1990-03-20 | 1997-10-15 | 三菱電機株式会社 | 半導体記憶装置 |
| US5182726A (en) * | 1991-01-23 | 1993-01-26 | Texas Instruments Incorporated | Circuit and method for discharging a memory array |
| US5572715A (en) * | 1991-02-15 | 1996-11-05 | Cypress Semiconductor Corporation | Architecture and circuits for eliminating skews in PLDs |
| US5221867A (en) * | 1991-10-11 | 1993-06-22 | Intel Corporation | Programmable logic array with internally generated precharge and evaluation timing |
| US5386150A (en) * | 1991-11-20 | 1995-01-31 | Fujitsu Limited | Tracking pulse generator and RAM with tracking precharge pulse generator |
| JPH05166368A (ja) * | 1991-12-18 | 1993-07-02 | Sharp Corp | 擬似ｓｒａｍ |
| US5274281A (en) * | 1992-04-29 | 1993-12-28 | Intel Corporation | Static PLA with state machine controlled by model of both minterm and an output line |
| US5694143A (en) | 1994-06-02 | 1997-12-02 | Accelerix Limited | Single chip frame buffer and graphics accelerator |
| JPH10502181A (ja) | 1994-06-20 | 1998-02-24 | ネオマジック・コーポレイション | メモリインタフェースのないグラフィックスコントローラ集積回路 |
| GB9426335D0 (en) * | 1994-12-29 | 1995-03-01 | Sgs Thomson Microelectronics | A fast nor-nor pla operating from a single phase clock |
| US5717344A (en) * | 1996-02-20 | 1998-02-10 | International Business Machines Corporation | PLA late signal circuitry using a specialized gap cell and PLA late signal circuitry using switched output |
| EP0801393B1 (en) * | 1996-04-09 | 2004-03-10 | STMicroelectronics S.r.l. | Circuit for determining completion of pre-charge of a generic bit line, particularly for non-volatile memories |
| US6222383B1 (en) * | 1996-12-26 | 2001-04-24 | Micro Magic, Inc. | Controlled PMOS load on a CMOS PLA |
| TW384474B (en) * | 1997-03-21 | 2000-03-11 | Koninkl Philips Electronics Nv | IDDQ testable programmable logic arrays |
| FR2762435B1 (fr) * | 1997-04-16 | 2000-12-08 | Sgs Thomson Microelectronics | Circuit de lecture de memoire avec dispositif de precharge a commande dynamique |
| US5867437A (en) * | 1997-06-25 | 1999-02-02 | C-Cube Microsystems, Inc. | Static random access memory with improved write recovery procedure |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5907170A (en) | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US5914511A (en) * | 1997-10-06 | 1999-06-22 | Micron Technology, Inc. | Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6528837B2 (en) * | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US5963469A (en) | 1998-02-24 | 1999-10-05 | Micron Technology, Inc. | Vertical bipolar read access for low voltage memory cell |
| US5991225A (en) * | 1998-02-27 | 1999-11-23 | Micron Technology, Inc. | Programmable memory address decode array with vertical transistors |
| US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US6134175A (en) * | 1998-08-04 | 2000-10-17 | Micron Technology, Inc. | Memory address decode array with vertical transistors |
| US6208164B1 (en) * | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| EP1126614B1 (en) * | 2000-02-14 | 2004-11-17 | STMicroelectronics S.r.l. | Programmable logic arrays |
| KR20040049723A (ko) * | 2002-12-07 | 2004-06-12 | 이종경 | 신발 조임구 |
| KR100632943B1 (ko) * | 2004-05-29 | 2006-10-12 | 삼성전자주식회사 | 저전력 및 고속 프로그램 가능한 로직 어레이 |
| KR100578142B1 (ko) * | 2004-12-09 | 2006-05-10 | 삼성전자주식회사 | 프로그래머블 로직 어레이 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160820A (ja) * | 1985-12-31 | 1987-07-16 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | プログラマブルロジツクアレ− |
| JPS6437009A (en) * | 1987-07-31 | 1989-02-07 | Sumitomo Metal Ind | Plasma device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4611133A (en) * | 1983-05-12 | 1986-09-09 | Codex Corporation | High speed fully precharged programmable logic array |
| US4675556A (en) * | 1986-06-09 | 1987-06-23 | Intel Corporation | Binomially-encoded finite state machine |
| US4697105A (en) * | 1986-07-23 | 1987-09-29 | American Telephone And Telegraph Company, At&T Bell Laboratories | CMOS programmable logic array |
| IT1195119B (it) * | 1986-08-04 | 1988-10-12 | Cselt Centro Studi Lab Telecom | Perfezionamenti alle schiere logi che programmabili dinamiche a struttura nor nor realizzate in tecnolo gia c mos |
| US4760290A (en) * | 1987-05-21 | 1988-07-26 | Vlsi Technology, Inc. | Synchronous logic array circuit with dummy signal lines for controlling "AND" array output |
| US4959646A (en) * | 1988-06-17 | 1990-09-25 | Dallas Semiconductor Corporation | Dynamic PLA timing circuit |
| EP0348539A1 (de) * | 1988-06-28 | 1990-01-03 | Deutsche ITT Industries GmbH | Programmierbares CMOS-Logik-Feld |
| US5008569A (en) * | 1989-09-11 | 1991-04-16 | Northern Telecom Limited | High-speed dynamic CMOS circuit and precharge generator |
-
1989
- 1989-10-26 JP JP27716689A patent/JP2575899B2/ja not_active Expired - Fee Related
-
1990
- 1990-10-22 US US07/601,917 patent/US5083047A/en not_active Expired - Lifetime
- 1990-10-26 KR KR1019900017303A patent/KR930004354B1/ko not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62160820A (ja) * | 1985-12-31 | 1987-07-16 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | プログラマブルロジツクアレ− |
| JPS6437009A (en) * | 1987-07-31 | 1989-02-07 | Sumitomo Metal Ind | Plasma device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05189982A (ja) * | 1992-01-09 | 1993-07-30 | Toshiba Corp | センス回路を有する読み出し出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2575899B2 (ja) | 1997-01-29 |
| US5083047A (en) | 1992-01-21 |
| KR910008962A (ko) | 1991-05-31 |
| KR930004354B1 (ko) | 1993-05-26 |
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