JPS6240814A - 遅延回路 - Google Patents
遅延回路Info
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- JPS6240814A JPS6240814A JP60180205A JP18020585A JPS6240814A JP S6240814 A JPS6240814 A JP S6240814A JP 60180205 A JP60180205 A JP 60180205A JP 18020585 A JP18020585 A JP 18020585A JP S6240814 A JPS6240814 A JP S6240814A
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- JP
- Japan
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- circuit
- current source
- transistors
- diode
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は遅延時間が調整可能な遅延回路に関する。
［発明の技術的背景とその問題点］
信号を所定時間遅延し、かつその遅延時間を制御信号に
応じて自由に調節することができるプログラマブル遅延
回路として、従来ではディレィ・ライン（遅延線）を用
いたものがよく知られている。ところが、このようにデ
ィレィ＠ラインを用いた遅延回路はモノリシックＩＣ化
することができず、個別部品で実現しなければならない
ため、製造価格が高価となる欠点がある。
応じて自由に調節することができるプログラマブル遅延
回路として、従来ではディレィ・ライン（遅延線）を用
いたものがよく知られている。ところが、このようにデ
ィレィ＠ラインを用いた遅延回路はモノリシックＩＣ化
することができず、個別部品で実現しなければならない
ため、製造価格が高価となる欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、容易にモノリシック化することができ
、もって製造価格の低減化が実現できる遅延回路を提供
することにある。
ありその目的は、容易にモノリシック化することができ
、もって製造価格の低減化が実現できる遅延回路を提供
することにある。
［発明の概要］
ところで、一般的な差動増幅回路では入力信号が遅延さ
れて出力されることが知られている。さらに差動増幅回
路では動作電流を変えることによりその遅延時間が変化
することも知られている。
れて出力されることが知られている。さらに差動増幅回
路では動作電流を変えることによりその遅延時間が変化
することも知られている。
そこでこの発明にあっては、一対のトランジスタのエミ
ッタを共通接続して差動対を構成し、この一対のトラン
ジスタのベースに遅延すべき信号を人力すると共に、共
通エミッタには可変電流源回路を接続し１、また各コレ
クタと電源との間にはダイオード負荷回路を挿入し２、
上記可変電流源回路の電ｉＡｔ値を変えることにより遅
延時間の調整を行なうように【、ている。さらにダイオ
ード負荷回路を使用することにより、可変電流源回路の
電流値か変化［７てもゲインが変わらず、次段に対する
出力信号の変化を極力押さえるようにしている。
ッタを共通接続して差動対を構成し、この一対のトラン
ジスタのベースに遅延すべき信号を人力すると共に、共
通エミッタには可変電流源回路を接続し１、また各コレ
クタと電源との間にはダイオード負荷回路を挿入し２、
上記可変電流源回路の電ｉＡｔ値を変えることにより遅
延時間の調整を行なうように【、ている。さらにダイオ
ード負荷回路を使用することにより、可変電流源回路の
電流値か変化［７てもゲインが変わらず、次段に対する
出力信号の変化を極力押さえるようにしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る遅延回路の構成を示す回路図で
ある。一対のｎｐｎ型のトランジスタｌＬ１２はエミッ
タが共通に接続されている。上記両トランジスタＩＬ
１２のベースには遅延すべきＥＣＬ（エミッタ結合論理
）レベルの信号ＩＮが差動形式で人力されるようになっ
ている。さらに上記両トランジスタＩＬ １．２のエミ
ッタ共通接続点には可変電流源回路１３の一端が接続さ
れている。−１−２可変電流源回路１３の他端は負電位
−ＶＥＥの印加点に接続されている。１−２両トランジ
スタ１ｋ ＋２の各コレクタにはダイオード１４、＋５
それぞれのカソードが接続されており、両ダイオ−ド１
４．１５のアノードはＪＩ：に基準電位ＧＮＤの印加点
に接続されている。すなわち、１−記］・ランジスタＩ
Ｉ、＋２は差動対を構成しており、さらにこの差動対は
可変電流源回路１３を動作電流源、ダイオード１４．１
５をコレクタ負荷回路とするダイオード負荷の差動増幅
回路ｌＯを構成している。
ある。一対のｎｐｎ型のトランジスタｌＬ１２はエミッ
タが共通に接続されている。上記両トランジスタＩＬ
１２のベースには遅延すべきＥＣＬ（エミッタ結合論理
）レベルの信号ＩＮが差動形式で人力されるようになっ
ている。さらに上記両トランジスタＩＬ １．２のエミ
ッタ共通接続点には可変電流源回路１３の一端が接続さ
れている。−１−２可変電流源回路１３の他端は負電位
−ＶＥＥの印加点に接続されている。１−２両トランジ
スタ１ｋ ＋２の各コレクタにはダイオード１４、＋５
それぞれのカソードが接続されており、両ダイオ−ド１
４．１５のアノードはＪＩ：に基準電位ＧＮＤの印加点
に接続されている。すなわち、１−記］・ランジスタＩ
Ｉ、＋２は差動対を構成しており、さらにこの差動対は
可変電流源回路１３を動作電流源、ダイオード１４．１
５をコレクタ負荷回路とするダイオード負荷の差動増幅
回路ｌＯを構成している。
−４−記トランジスタ１１．１２のコレクタにはｎｐｎ
型のトランジスタ２１２２のベースがそれぞれ接続され
ている。１−２両トランジスタ２１．２２はエミッタか
共通に接続されており、このエミッタ共通接続点には定
電流源回路２３の一端か接続されている。
型のトランジスタ２１２２のベースがそれぞれ接続され
ている。１−２両トランジスタ２１．２２はエミッタか
共通に接続されており、このエミッタ共通接続点には定
電流源回路２３の一端か接続されている。
−１−２定電流源回路２３の他端はト記負電位−ＶＥＥ
の印加点に接続さねている。１−２両ｌ・ランジスタ２
１．２２の各コレクタには抵抗２４．２５それぞれの一
端が接続されており、両抵抗２４．２５の他端は共に」
−記基準電位ＧＮＤの印加点に接続されている。
の印加点に接続さねている。１−２両ｌ・ランジスタ２
１．２２の各コレクタには抵抗２４．２５それぞれの一
端が接続されており、両抵抗２４．２５の他端は共に」
−記基準電位ＧＮＤの印加点に接続されている。
すなわち、上記トランジスタ２１．２２も差動対を構成
しており、さらにこの差動対は定電流源回路２３を動作
電流源、抵抗２４．２５をコレクタ負荷回路とする抵抗
負荷の差動増幅回路２０を構成している。
しており、さらにこの差動対は定電流源回路２３を動作
電流源、抵抗２４．２５をコレクタ負荷回路とする抵抗
負荷の差動増幅回路２０を構成している。
そしてこの差動増幅回路２０には」−記ダイオード負６
ｆの差動増幅回路１０の出力信号が人力信号として供給
されている。
ｆの差動増幅回路１０の出力信号が人力信号として供給
されている。
ｌ−記トランジスタ２Ｌ ２２のコレクタにはｎｐｎ型
のトランジスタ３Ｌ ３２のベースがそれぞれ接続され
ている。この両トランジスタ３１．３２のコレクタはｊ
（に１−記基準電位ＧＮＤの印加点に接続されている。
のトランジスタ３Ｌ ３２のベースがそれぞれ接続され
ている。この両トランジスタ３１．３２のコレクタはｊ
（に１−記基準電位ＧＮＤの印加点に接続されている。
さらに両トランジスタ３１３２のエミッタには定電流源
回路３３．３４それぞれの一端が接続されている。上記
定電流源回路３３．３４の他端は共に上記負電位−ＶＥ
Ｅの印加点に接続されている。
回路３３．３４それぞれの一端が接続されている。上記
定電流源回路３３．３４の他端は共に上記負電位−ＶＥ
Ｅの印加点に接続されている。
これらトランジスタ３１．３２および定電流源回路３３
．３４は、上記抵抗負荷の差動増幅回路２０の出力レベ
ルをＥＣＬ（エミッタ結合論理）レベルにレベル変換す
るレベル変換回路３０を構成しており、レベル変換され
た信号は両トランジスタ３１．３２それぞれのエミッタ
から出力されるようになっている。
．３４は、上記抵抗負荷の差動増幅回路２０の出力レベ
ルをＥＣＬ（エミッタ結合論理）レベルにレベル変換す
るレベル変換回路３０を構成しており、レベル変換され
た信号は両トランジスタ３１．３２それぞれのエミッタ
から出力されるようになっている。
なお、この実施例回路を集積回路化する場合、上記ダイ
オード１４．１５としてコレクタ、ベース間が短絡され
たｎｐｎ型のトランジスタか使用され、このトランジス
タのエミッタがダイオードのカソードに、コレクタ、ベ
ース接続点がダイオードのアノードにそれぞれされる。
オード１４．１５としてコレクタ、ベース間が短絡され
たｎｐｎ型のトランジスタか使用され、このトランジス
タのエミッタがダイオードのカソードに、コレクタ、ベ
ース接続点がダイオードのアノードにそれぞれされる。
前記のように、差動増幅回路では入力信号か遅延されて
出力されることが知られており、この遅延時間は動作電
流を変えることにより変化する。
出力されることが知られており、この遅延時間は動作電
流を変えることにより変化する。
そこで、この実施例回路では可変電流源回路１３を設け
、この電流値を制御することにより人力信号ＩＮに対す
る遅延時間の調整を行なうようにしたものである。
、この電流値を制御することにより人力信号ＩＮに対す
る遅延時間の調整を行なうようにしたものである。
第２図は上記ダイオード負荷の差動増幅回路１０におい
て、可変電流源回路１３の電流値１ｙ（ｍＡ）が１ （
ｍＡ）のときを基準にし、その値を減少させたときの遅
延時間Δｔ （ｎＳ）の変化を示す特性図である。第２
図でわかるように、電流値ＩＶを１ （ｍＡ）から減
少させることによって遅延時間Δｔが増大し、ＩＶが１
（ｍＡ）の１／４の０．２５（…Ａ）まで減少する
と遅延時間は基準１１Ｃ（よりも１．０ （ｎＳ）たけ
増加する。
て、可変電流源回路１３の電流値１ｙ（ｍＡ）が１ （
ｍＡ）のときを基準にし、その値を減少させたときの遅
延時間Δｔ （ｎＳ）の変化を示す特性図である。第２
図でわかるように、電流値ＩＶを１ （ｍＡ）から減
少させることによって遅延時間Δｔが増大し、ＩＶが１
（ｍＡ）の１／４の０．２５（…Ａ）まで減少する
と遅延時間は基準１１Ｃ（よりも１．０ （ｎＳ）たけ
増加する。
ところで、この差動増幅回路ＩＯでダイオード負６１１
を用いる理由は次の点にある。すなわち、ダイオード負
荷の代りに抵抗負荷を使用した場合、可変電流源回路１
３の電流値を変化させて動作電流を変えると、これに伴
って増幅回路としてのゲインか変化し、出力振幅が変わ
ってしまう。このとき次段の差動増幅回路２０では人力
信号のレベルを誤って判断する恐れか生じる。負荷回路
としてダイオードを用いると、差動増幅回路１０のゲイ
ンはトランジスタ１１もしくは１２のエミッタ抵抗「
Ｔと、これらトランジスタ１１もしくは１２のコレクタ
からみたダイオード１４もしくはＩ５の抵抗ｒＤとの比
とｔｌる。ここでダイオード１４もしくは１５はコレク
タ、ベース間が短絡されたトランジスタで構成されてい
るので、上記抵抗ｒＤもトランジスタのエミッタ抵抗ｒ
Ｄとなる。ここでトランジスター１とダイオード１４お
よびトランジスター２とダイオード１５とはそれぞれ動
作電流が等しいので、それぞれのエミッタ抵抗も等しく
なる。このため、この差動増幅回路ＩＯでは、可変電流
源回路１３の電通値を変化させてもゲインは常に１にさ
れる。従って、入力信号ＩＮの振幅か一定であれば、差
動増幅回路ＩＯの出力振幅も一定になる。
を用いる理由は次の点にある。すなわち、ダイオード負
荷の代りに抵抗負荷を使用した場合、可変電流源回路１
３の電流値を変化させて動作電流を変えると、これに伴
って増幅回路としてのゲインか変化し、出力振幅が変わ
ってしまう。このとき次段の差動増幅回路２０では人力
信号のレベルを誤って判断する恐れか生じる。負荷回路
としてダイオードを用いると、差動増幅回路１０のゲイ
ンはトランジスタ１１もしくは１２のエミッタ抵抗「
Ｔと、これらトランジスタ１１もしくは１２のコレクタ
からみたダイオード１４もしくはＩ５の抵抗ｒＤとの比
とｔｌる。ここでダイオード１４もしくは１５はコレク
タ、ベース間が短絡されたトランジスタで構成されてい
るので、上記抵抗ｒＤもトランジスタのエミッタ抵抗ｒ
Ｄとなる。ここでトランジスター１とダイオード１４お
よびトランジスター２とダイオード１５とはそれぞれ動
作電流が等しいので、それぞれのエミッタ抵抗も等しく
なる。このため、この差動増幅回路ＩＯでは、可変電流
源回路１３の電通値を変化させてもゲインは常に１にさ
れる。従って、入力信号ＩＮの振幅か一定であれば、差
動増幅回路ＩＯの出力振幅も一定になる。
上記差動増幅回路１０で任意の時間たけ遅延された一定
振幅の信号は、その後、抵抗負荷の差動増幅回路２０で
十分なゲインで増幅され、小さな振幅が次段に伝達可能
な程度に大きくされてレベル変換回路３０に供給される
。このレベル変換回路３０では、−１−記差動増幅回路
２０の出力信号をレベル変換して、例えば“Ｈ”レベル
が−０，８５Ｖ程度であり、“Ｌ”レベルが−１，６０
Ｖ程度であるＥＣＬレベルの信号を出力する。
振幅の信号は、その後、抵抗負荷の差動増幅回路２０で
十分なゲインで増幅され、小さな振幅が次段に伝達可能
な程度に大きくされてレベル変換回路３０に供給される
。このレベル変換回路３０では、−１−記差動増幅回路
２０の出力信号をレベル変換して、例えば“Ｈ”レベル
が−０，８５Ｖ程度であり、“Ｌ”レベルが−１，６０
Ｖ程度であるＥＣＬレベルの信号を出力する。
このように上記実施例回路では、通常のバイポーラ集積
回路内に形成できるｎｐｎ ）ランジスタ、抵抗、ダイ
オード等で構成されているので、容易にモノリシックＩ
Ｃ化ができ、これにより製造価格の低減化を実現するこ
とができる。
回路内に形成できるｎｐｎ ）ランジスタ、抵抗、ダイ
オード等で構成されているので、容易にモノリシックＩ
Ｃ化ができ、これにより製造価格の低減化を実現するこ
とができる。
また、上記実施例回路では入力と出力がそれぞれＥＣＬ
レベル対応にされているので、この実施例回路を複数個
用意し、これらを多段接続することにより、必要な遅延
時間を浦単に得ることができる。
レベル対応にされているので、この実施例回路を複数個
用意し、これらを多段接続することにより、必要な遅延
時間を浦単に得ることができる。
１〕記実施例回路で使用されている可変電流源回路１３
としては周知の種々の形式のものを用いることができ、
例えば第３図に示すようなものが使用できる。この可変
電流源回路は、演算増幅回路４１の反転入力端子（−）
に基準電圧Ｖ ｒｅｆ’を接続し、非反転入力端子（＋
）には一つの定電流源４２および複数の各スイッチ４３
て接続可能にされた定電流源４４それぞれを結合し、演
算増幅回路４１の出力端子と非反転入力端子との間に帰
還抵抗Ｒを挿入し、さらに演算増幅回路４１の出力端子
にｎｐｎ型トランジスタ４５のベースを接続し、このト
ランジスタ４５のエミッタと負電位の電源電圧−ＶＥＥ
との間に抵抗ＲＥを挿入して構成されている。そして上
記トランジスタ４５のコレクタが前記トランジスタ１１
、１２の共通エミッタに接続されている。
としては周知の種々の形式のものを用いることができ、
例えば第３図に示すようなものが使用できる。この可変
電流源回路は、演算増幅回路４１の反転入力端子（−）
に基準電圧Ｖ ｒｅｆ’を接続し、非反転入力端子（＋
）には一つの定電流源４２および複数の各スイッチ４３
て接続可能にされた定電流源４４それぞれを結合し、演
算増幅回路４１の出力端子と非反転入力端子との間に帰
還抵抗Ｒを挿入し、さらに演算増幅回路４１の出力端子
にｎｐｎ型トランジスタ４５のベースを接続し、このト
ランジスタ４５のエミッタと負電位の電源電圧−ＶＥＥ
との間に抵抗ＲＥを挿入して構成されている。そして上
記トランジスタ４５のコレクタが前記トランジスタ１１
、１２の共通エミッタに接続されている。
この回路において、閉じるスイッチ４３の数を増加させ
ることにより、抵抗Ｒに流れる電流か増加し、この抵抗
Ｒにおける電圧降下■１が増大する。
ることにより、抵抗Ｒに流れる電流か増加し、この抵抗
Ｒにおける電圧降下■１が増大する。
ここでトランジスタ４５のエミッタ電位は、トランジス
タ４５のベース、エミッタ間電圧をＶＢＥとすると、Ｖ
ｒｅｆ’＋Ｖ１＋ＶＢＥとナリ、抵抗ＲＥに流れる電流
、すなわち電流源回路としての前記出力電流ＩＶの値は
次式で与えられる。
タ４５のベース、エミッタ間電圧をＶＢＥとすると、Ｖ
ｒｅｆ’＋Ｖ１＋ＶＢＥとナリ、抵抗ＲＥに流れる電流
、すなわち電流源回路としての前記出力電流ＩＶの値は
次式で与えられる。
ｌ ｙ −（Ｖｒｅｆ ＋Ｖ １−ＶＢ Ｅ ） ／Ｒ
Ｅ・・・１ 従って、この回路で抵抗Ｒに流れる電流を変化させ、抵
抗Ｒて発生する電圧降下の値を変えることにより、電流
源回路としての出力電流値を調整することができる。
Ｅ・・・１ 従って、この回路で抵抗Ｒに流れる電流を変化させ、抵
抗Ｒて発生する電圧降下の値を変えることにより、電流
源回路としての出力電流値を調整することができる。
（発明の効果］
以」二説明したようにこの発明によれば、一対のトラン
ジスタのエミッタを共通接続して差動対を構成し、この
一対のトランジスタのベースに遅延すべき信号を入力す
るとともに、共通エミッタには可変電流源回路を接続し
、また各コレクタと電源との間にはダイオード負荷回路
を挿入し、上記ｉｉ７変電流源回路の電流値を変えるこ
とにより遅延時間の調整を行なうようにしたので、容易
にモノリシック化することができ、もって製造価格の低
減化か実現できる遅延回路を提供することかできる。
ジスタのエミッタを共通接続して差動対を構成し、この
一対のトランジスタのベースに遅延すべき信号を入力す
るとともに、共通エミッタには可変電流源回路を接続し
、また各コレクタと電源との間にはダイオード負荷回路
を挿入し、上記ｉｉ７変電流源回路の電流値を変えるこ
とにより遅延時間の調整を行なうようにしたので、容易
にモノリシック化することができ、もって製造価格の低
減化か実現できる遅延回路を提供することかできる。
第１図はこの発明に係る遅延回路の一実施例の構成を示
す回路図、第２図は−１−記実施例回路の特性図、第３
図は１−記実施例回路の一部分を具体的に示す回路図で
ある。 １０、２０・・・差動増幅回路、ＩＩ、 １２．２１．
２２．３１゜３２・・・ｎｐｎ型のトランジスタ、１３
・・・可変電流源回路、１４．１５・・・ダイオード、
２３．３３．３４・・・定電流源回路、２４．２５・・
・抵抗、３０・・・レベル変換回路。 出願人代理人 弁理士 鈴江武彦 −１１＝
す回路図、第２図は−１−記実施例回路の特性図、第３
図は１−記実施例回路の一部分を具体的に示す回路図で
ある。 １０、２０・・・差動増幅回路、ＩＩ、 １２．２１．
２２．３１゜３２・・・ｎｐｎ型のトランジスタ、１３
・・・可変電流源回路、１４．１５・・・ダイオード、
２３．３３．３４・・・定電流源回路、２４．２５・・
・抵抗、３０・・・レベル変換回路。 出願人代理人 弁理士 鈴江武彦 −１１＝
Claims (2)
- （１）遅延すべき信号がベースに入力され、エミッタが
共通接続された一対のトランジスタで構成された差動対
と、上記一対のトランジスタの共通エミッタに接続され
た可変電流源回路と、上記一対のトランジスタの各コレ
クタと電源との間にそれぞれ挿入されたダイオード負荷
回路とを具備したことを特徴とする遅延回路。 - （２）前記ダイオード負荷回路がコレクタ、ベース間が
短絡されたトランジスタでそれぞれ構成されている特許
請求の範囲第１項に記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180205A JPS6240814A (ja) | 1985-08-16 | 1985-08-16 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180205A JPS6240814A (ja) | 1985-08-16 | 1985-08-16 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6240814A true JPS6240814A (ja) | 1987-02-21 |
Family
ID=16079234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60180205A Pending JPS6240814A (ja) | 1985-08-16 | 1985-08-16 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240814A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066877A (en) * | 1989-01-19 | 1991-11-19 | Fujitsu Limited | Data delay circuit and clock extraction circuit using the same |
| US6636109B2 (en) | 2001-08-30 | 2003-10-21 | Fujitsu Limited | Amplification circuit with constant output voltage range |
| JP2007329264A (ja) * | 2006-06-07 | 2007-12-20 | Tokyo Coil Engineering Kk | コイル巻装部品 |
| JP2009105522A (ja) * | 2007-10-22 | 2009-05-14 | Yamaha Corp | 増幅器 |
-
1985
- 1985-08-16 JP JP60180205A patent/JPS6240814A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5066877A (en) * | 1989-01-19 | 1991-11-19 | Fujitsu Limited | Data delay circuit and clock extraction circuit using the same |
| US6636109B2 (en) | 2001-08-30 | 2003-10-21 | Fujitsu Limited | Amplification circuit with constant output voltage range |
| JP2007329264A (ja) * | 2006-06-07 | 2007-12-20 | Tokyo Coil Engineering Kk | コイル巻装部品 |
| JP2009105522A (ja) * | 2007-10-22 | 2009-05-14 | Yamaha Corp | 増幅器 |
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