JPS6240864B2 - - Google Patents
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- JPS6240864B2 JPS6240864B2 JP57097311A JP9731182A JPS6240864B2 JP S6240864 B2 JPS6240864 B2 JP S6240864B2 JP 57097311 A JP57097311 A JP 57097311A JP 9731182 A JP9731182 A JP 9731182A JP S6240864 B2 JPS6240864 B2 JP S6240864B2
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- JP
- Japan
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- film
- gate electrode
- polycrystalline silicon
- semiconductor
- type polycrystalline
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り、特に相補型MOS
半導体装置（CMOS）の改良に関する。
半導体装置（CMOS）の改良に関する。
CMOS半導体装置は、ｎチヤンネルMOSトラ
ンジスタ及びｐチヤンネルMOSトランジスタを
同一半導体基板又は同一絶縁基板上に設けたもの
で、優れた低消費電力性を有する。こうした
CMOS半導体装置において、近年、低消費電力性
と共に動作の高速性が求められ、これに伴なつて
ゲート電極や配線の材料として多結晶シリコンに
代つて低抵抗の金属又は金属シリサイドが用いら
れている。特に金属シリサイドは、多結晶シリコ
ンと同様に半導体装置の製造工程での熱処理温度
（1200℃程度）まで耐え、安定的であると共に、
弗酸系のエツチング液やCF4プラズマを用いてエ
ツチングできる。また、金属と異なり耐酸性を有
するため、硫酸、塩酸、王水等を用いて洗浄でき
る特長をもつ。
ンジスタ及びｐチヤンネルMOSトランジスタを
同一半導体基板又は同一絶縁基板上に設けたもの
で、優れた低消費電力性を有する。こうした
CMOS半導体装置において、近年、低消費電力性
と共に動作の高速性が求められ、これに伴なつて
ゲート電極や配線の材料として多結晶シリコンに
代つて低抵抗の金属又は金属シリサイドが用いら
れている。特に金属シリサイドは、多結晶シリコ
ンと同様に半導体装置の製造工程での熱処理温度
（1200℃程度）まで耐え、安定的であると共に、
弗酸系のエツチング液やCF4プラズマを用いてエ
ツチングできる。また、金属と異なり耐酸性を有
するため、硫酸、塩酸、王水等を用いて洗浄でき
る特長をもつ。
このようなことから、CMOS半導体装置におい
て、ゲート電極を多結晶シリコンに代つてMoSi2
などの金属シリサイドで形成することが行なわれ
ている。しかしながら、ゲート電極をｎ型多結晶
シリコンからMoSi2に置き替えると、他の条件が
同じならば、該ゲート電極を一構成部材とするｎ
チヤンネルMOSトランジスタとｐチヤンネル
MOSトランジスタのしきい値電圧は第１図に示
す如く共に正方向に約0.7Vシフトする。第１図
はゲート絶縁膜として500Å厚さのSiO2膜を用
い、チヤンネル領域にイオン注入された不純物量
とその時のしきい値電圧との関係を、ゲート電極
材料をｎ型多結晶シリコンとMoSi2とした場合に
ついて示した特性図である。前記不純物としては
ｎチヤンネルのMOSトランジスタにはボロン
を、ｐチヤンネルの同トランジスタには砒素を用
いた。なお、第１図中のN1はゲート電極として
ｎ型多結晶シリコンを用いたｎチヤンネルMOS
トランジスタの特性線、N2は同電極としてMoSi2
を用いた同トランジスタの特性線、P1はゲート電
極としてｎ型多結晶シリコンを用いたｐチヤンネ
ルMOSトランジスタの特性線、P2は同電極とし
てMoSi2を用いた同トランジスタの特性線、であ
る。このように正方向に約0.7Vシフトするのは
ｎ型多結晶シリコンとMoSi2との仕事函数差が約
0.7eVあるためである。一方、MOSトランジスタ
のスイツチング動作を高速化するためには、しき
い値電圧を浅く設定することが必要である。した
がつてCMOS半導体装置のゲート電極をMoSi2で
形成して低抵抗化を図ろうとすると、第１図の特
性図から明らかなようにｐチヤンネル、ｎチヤン
ネルの両方のMOSトランジスタのしきい値電圧
を浅く設定できず、高速動作化が制限されるとい
う欠点があつた。
て、ゲート電極を多結晶シリコンに代つてMoSi2
などの金属シリサイドで形成することが行なわれ
ている。しかしながら、ゲート電極をｎ型多結晶
シリコンからMoSi2に置き替えると、他の条件が
同じならば、該ゲート電極を一構成部材とするｎ
チヤンネルMOSトランジスタとｐチヤンネル
MOSトランジスタのしきい値電圧は第１図に示
す如く共に正方向に約0.7Vシフトする。第１図
はゲート絶縁膜として500Å厚さのSiO2膜を用
い、チヤンネル領域にイオン注入された不純物量
とその時のしきい値電圧との関係を、ゲート電極
材料をｎ型多結晶シリコンとMoSi2とした場合に
ついて示した特性図である。前記不純物としては
ｎチヤンネルのMOSトランジスタにはボロン
を、ｐチヤンネルの同トランジスタには砒素を用
いた。なお、第１図中のN1はゲート電極として
ｎ型多結晶シリコンを用いたｎチヤンネルMOS
トランジスタの特性線、N2は同電極としてMoSi2
を用いた同トランジスタの特性線、P1はゲート電
極としてｎ型多結晶シリコンを用いたｐチヤンネ
ルMOSトランジスタの特性線、P2は同電極とし
てMoSi2を用いた同トランジスタの特性線、であ
る。このように正方向に約0.7Vシフトするのは
ｎ型多結晶シリコンとMoSi2との仕事函数差が約
0.7eVあるためである。一方、MOSトランジスタ
のスイツチング動作を高速化するためには、しき
い値電圧を浅く設定することが必要である。した
がつてCMOS半導体装置のゲート電極をMoSi2で
形成して低抵抗化を図ろうとすると、第１図の特
性図から明らかなようにｐチヤンネル、ｎチヤン
ネルの両方のMOSトランジスタのしきい値電圧
を浅く設定できず、高速動作化が制限されるとい
う欠点があつた。
本発明は半導体基体側のMOSトランジスタの
第１のゲート電極、積層する半導体膜側のMOS
トランジスタの第２のゲート電極を夫々低抵抗化
して信号伝搬時間を短縮すると共に、両トランジ
スタのしきい値電圧を浅く設定できるCMOS半導
体装置等の半導体装置を提供しようとするもので
ある。
第１のゲート電極、積層する半導体膜側のMOS
トランジスタの第２のゲート電極を夫々低抵抗化
して信号伝搬時間を短縮すると共に、両トランジ
スタのしきい値電圧を浅く設定できるCMOS半導
体装置等の半導体装置を提供しようとするもので
ある。
本発明は半導体基体のソース、ドレイン領域間
にゲート酸化膜を介して設けられる第１のゲート
電極、及び半導体膜が絶縁膜を介して積層される
第２のゲート電極を、上下面が互に仕事函数の異
なる材料よりなる積層構造、例えばｎ型多結晶シ
リコン膜（下層）と金属シリサイド膜（上層）の
二層構造とし、第１のゲート電極が設けられた半
導体基体側にｎチヤンネルMOSトランジスタ
を、第２のゲート電極が設けられた半導体膜側に
ｐチヤンネルMOSトランジスタを形成すること
によつて、ｎチヤンネル、ｐチヤンネルのMOS
トランジスタの両方のしきい値電圧を低く設定す
ることを骨子とするものである。
にゲート酸化膜を介して設けられる第１のゲート
電極、及び半導体膜が絶縁膜を介して積層される
第２のゲート電極を、上下面が互に仕事函数の異
なる材料よりなる積層構造、例えばｎ型多結晶シ
リコン膜（下層）と金属シリサイド膜（上層）の
二層構造とし、第１のゲート電極が設けられた半
導体基体側にｎチヤンネルMOSトランジスタ
を、第２のゲート電極が設けられた半導体膜側に
ｐチヤンネルMOSトランジスタを形成すること
によつて、ｎチヤンネル、ｐチヤンネルのMOS
トランジスタの両方のしきい値電圧を低く設定す
ることを骨子とするものである。
次に、本発明をCMOSインバータ装置に適用し
た実施例を第２図ａ〜ｊ図示の製造方法を併記し
て詳細に説明する。
た実施例を第２図ａ〜ｊ図示の製造方法を併記し
て詳細に説明する。
(i) まず、ｐ型シリコン基板１の主面を選択酸化
して基板１を分離するための例えば厚さ8000Å
のフイールド酸化膜２を形成した（第２図ａ図
示）。つづいて、1000℃の酸素雰囲気中で熱酸
化処理を施してフイールド酸化膜２で分離され
た島状の基板１領域（素子領域）に例えば厚さ
250Åの酸化膜３を成長させ、更に全面に砒素
等のｎ型不純物を含む厚さ3000Åのｎ型多結晶
シリコン膜を堆積した後、これをパターニング
して酸化膜１０３上及びフイールド酸化膜１０
２上にｎ型多結晶シリコンパターン４１，４
２，４３を選択的に形成した（第２図ｂ図
示）。なおｎ型多結晶パターン４１，４２，４
３形成に先立つて島状の基板１にしきい値制御
のためにボロン等の不純物のイオン注入を行つ
てもよい。
して基板１を分離するための例えば厚さ8000Å
のフイールド酸化膜２を形成した（第２図ａ図
示）。つづいて、1000℃の酸素雰囲気中で熱酸
化処理を施してフイールド酸化膜２で分離され
た島状の基板１領域（素子領域）に例えば厚さ
250Åの酸化膜３を成長させ、更に全面に砒素
等のｎ型不純物を含む厚さ3000Åのｎ型多結晶
シリコン膜を堆積した後、これをパターニング
して酸化膜１０３上及びフイールド酸化膜１０
２上にｎ型多結晶シリコンパターン４１，４
２，４３を選択的に形成した（第２図ｂ図
示）。なおｎ型多結晶パターン４１，４２，４
３形成に先立つて島状の基板１にしきい値制御
のためにボロン等の不純物のイオン注入を行つ
てもよい。
(ii) 次いで、ｎ型多結晶シリコンパターン４１及
びフイールド酸化膜２をマスクとしてｎ型不純
物、例えば砒素を加速電圧50keV、ドーズ１×
1015／cm2の条件でｐ型シリコン基板１にイオン
注入した（第２図ｃ図示）。つづいて、熱処理
を施して砒素イオン注入層を活性化してn+型
のソース、ドレイン領域５，６を形成した。ひ
きつづき、全面に例えば厚さ2000ÅのCVD−
SiO2膜７を堆積した（第２図ｄ図示）。その
後、CVD−SiO2膜７をリアクテイブイオンエ
ツチング法（RIE法）により、該SiO2膜７の膜
厚分エツチングした。この時、第２図ｅに示す
如く、ｎ型多結晶シリコンパターン４１〜４３
側面に堆積したSiO2膜は垂直方向への膜厚が
厚いため、該ｎ型多結晶シリコンパターン４１
〜４３の周囲側面にSiO2膜７′が残存した。
びフイールド酸化膜２をマスクとしてｎ型不純
物、例えば砒素を加速電圧50keV、ドーズ１×
1015／cm2の条件でｐ型シリコン基板１にイオン
注入した（第２図ｃ図示）。つづいて、熱処理
を施して砒素イオン注入層を活性化してn+型
のソース、ドレイン領域５，６を形成した。ひ
きつづき、全面に例えば厚さ2000ÅのCVD−
SiO2膜７を堆積した（第２図ｄ図示）。その
後、CVD−SiO2膜７をリアクテイブイオンエ
ツチング法（RIE法）により、該SiO2膜７の膜
厚分エツチングした。この時、第２図ｅに示す
如く、ｎ型多結晶シリコンパターン４１〜４３
側面に堆積したSiO2膜は垂直方向への膜厚が
厚いため、該ｎ型多結晶シリコンパターン４１
〜４３の周囲側面にSiO2膜７′が残存した。
(iii) 次いで、全面にスパツタ法により例えば厚さ
2000ÅのMo膜８を蒸着した後、1000℃のN2雰
囲気中で15分間熱処理した。この時、ｎ型多結
晶シリコンパターン４１〜４３の露出した上面
と接触するMoがシリコンと反応して該パター
ン４１〜４３上面にMoSi2膜９１〜９３が形成
された。なお、この工程において、ｎ型多結晶
シリコンパターン４１〜４３の周囲側面には残
存SiO2膜２が存在するため、それら側面への
MoSi2膜の形成を阻止できる。こうした工程に
より酸化膜３上にｎ型多結晶シリコンパターン
４１とMoSi2膜９１との二層構造の第１のゲー
ト電極１０１が、フイールド酸化膜２上にｎ型
多結晶シリコンパターン４２とMoSi2膜９２と
の二層構造の第２のゲート電極１０２が、同フ
イールド酸化膜２上にｎ型多結晶シリコンパタ
ーン４３とMoSi2膜９３との二層構造の配線１
１が、夫々形成された（第２図ｆ図示）。
2000ÅのMo膜８を蒸着した後、1000℃のN2雰
囲気中で15分間熱処理した。この時、ｎ型多結
晶シリコンパターン４１〜４３の露出した上面
と接触するMoがシリコンと反応して該パター
ン４１〜４３上面にMoSi2膜９１〜９３が形成
された。なお、この工程において、ｎ型多結晶
シリコンパターン４１〜４３の周囲側面には残
存SiO2膜２が存在するため、それら側面への
MoSi2膜の形成を阻止できる。こうした工程に
より酸化膜３上にｎ型多結晶シリコンパターン
４１とMoSi2膜９１との二層構造の第１のゲー
ト電極１０１が、フイールド酸化膜２上にｎ型
多結晶シリコンパターン４２とMoSi2膜９２と
の二層構造の第２のゲート電極１０２が、同フ
イールド酸化膜２上にｎ型多結晶シリコンパタ
ーン４３とMoSi2膜９３との二層構造の配線１
１が、夫々形成された（第２図ｆ図示）。
(iv) 次いで、未反応のMo膜を王水で除去した
後、全面にｐチヤンネルMOSトランジスタの
ゲート絶縁膜として作用する例えば厚さ250Å
のCVD−SiO2薄膜１２を堆積した（第２図ｇ
図示）。つづいて、全面にCVD法により例えば
厚さ3000Åの多結晶シリコン膜を堆積した後、
フオトエツチング技術によりパターニングして
前記第２のゲート電極１０２を含むCVD−
SiO2薄膜１２上の領域に多結晶シリコン膜パ
ターン（半導体膜）１３を選択的に形成した
（第２図ｈ図示）。
後、全面にｐチヤンネルMOSトランジスタの
ゲート絶縁膜として作用する例えば厚さ250Å
のCVD−SiO2薄膜１２を堆積した（第２図ｇ
図示）。つづいて、全面にCVD法により例えば
厚さ3000Åの多結晶シリコン膜を堆積した後、
フオトエツチング技術によりパターニングして
前記第２のゲート電極１０２を含むCVD−
SiO2薄膜１２上の領域に多結晶シリコン膜パ
ターン（半導体膜）１３を選択的に形成した
（第２図ｈ図示）。
(v) 次いで、第２のゲート電極１０２に対応する
多結晶シリコン膜パターン１３上及び該パター
ン１３以外の領域を覆うレジストパターン１４
を形成した後、該レジストパターン１４をマス
クとしてｐ型不純物、例えばボロンを加速電圧
50keV、ドーズ１×1015／cm2の条件で多結晶シ
リコン膜パターン１３にイオン注入した（第２
図ｉ図示）。なお、ボロンのイオン注入に先立
つてチヤンネル領域となる多結晶シリコン膜パ
ターン１３にしきい値制御のために砒素等のｎ
型不純物をイオン注入したり、レーザビーム等
のエネルギービームを照射して多結晶シリコン
膜パターン１３の単結晶化又は結晶性の改善等
を行なつてもよい。
多結晶シリコン膜パターン１３上及び該パター
ン１３以外の領域を覆うレジストパターン１４
を形成した後、該レジストパターン１４をマス
クとしてｐ型不純物、例えばボロンを加速電圧
50keV、ドーズ１×1015／cm2の条件で多結晶シ
リコン膜パターン１３にイオン注入した（第２
図ｉ図示）。なお、ボロンのイオン注入に先立
つてチヤンネル領域となる多結晶シリコン膜パ
ターン１３にしきい値制御のために砒素等のｎ
型不純物をイオン注入したり、レーザビーム等
のエネルギービームを照射して多結晶シリコン
膜パターン１３の単結晶化又は結晶性の改善等
を行なつてもよい。
(vi) 次いで、レジストパターン１４を除去した
後、熱処理を施してボロンイオン注入層を活性
化して多結晶シリコン膜パターン１３にp+型
のソース、ドレイン領域１５，１６を形成し
た。つづいて、全面に例えば厚さ8000Åの
CVD−SiO2膜１７を堆積した後、コンタクト
ホール１８…を開孔した。ひきつづき、Al膜
の蒸着、パターニングを行なつてn+型のソー
ス領域５、ドレイン領域６、p+型のソース領
域１５、ドレイン領域１６と夫々コンタクトホ
ール１８…を介して接続するAl配線１９〜２
２を形成してCMOSインバータ装置を製造した
（第２図ｊ図）。
後、熱処理を施してボロンイオン注入層を活性
化して多結晶シリコン膜パターン１３にp+型
のソース、ドレイン領域１５，１６を形成し
た。つづいて、全面に例えば厚さ8000Åの
CVD−SiO2膜１７を堆積した後、コンタクト
ホール１８…を開孔した。ひきつづき、Al膜
の蒸着、パターニングを行なつてn+型のソー
ス領域５、ドレイン領域６、p+型のソース領
域１５、ドレイン領域１６と夫々コンタクトホ
ール１８…を介して接続するAl配線１９〜２
２を形成してCMOSインバータ装置を製造した
（第２図ｊ図）。
しかして、本発明のCMOSインバータ装置は第
２図ｊに示す如く、ｐ型シリコン基板１の島領域
に互に電気的に分離されたn+型ソース、ドレイ
ン領域５，６を設け、これらソース、ドレイン領
域５，６間に挾まれた部分を少なくとも含む基板
１領域上にｎ型多結晶シリコンパターン４１と
MoSi2膜９１との二層構造の第１のゲート電極１
０１をゲート酸化膜３を介して設け、かつ前記島
領域以外の領域であるフイールド酸化膜２上にｎ
型多結晶シリコンパターン４２とMoSi2膜９２と
の二層構造の第２のゲート電極１０２を設け、該
第２のゲート電極１０２を含む領域上にCVD−
SiO2薄膜１２を介して多結晶シリコン膜パター
ン（半導体膜）１３を設けると共に該多結晶シリ
コン膜パターン１３に前記第２のゲート電極１０
２に対向する同パターン１３部分で互に電気的に
分離されたp+型のソース、ドレイン領域１５，
１６を設けた構造となつている。つまり、本発明
のCMOSインバータ装置は第１、第２のゲート電
極１０１，１０２がｎ型多結晶シリコンパターン
４１，４２（下層）とMoSi2膜９１，９２（上
層）との二層構造になつているため、基板１側に
形成されたｎチヤンネルMOSトランジスタのし
きに値電圧は第１のゲート電極１０１下層のｎ型
多結晶シリコンパターン４１の仕事函数により決
められ、一方第２のゲート電極１０２上にCVD
−SiO2薄膜１２を介して積層した多結晶シリコ
ン膜パターン１３側に形成されたｐチヤンネル
MOSトランジスタのしきい値電圧は第２のゲー
ト電極１０２上層のMoSi2膜９２の仕事函数で決
められる。したがつて、既述した第１図の特性図
に示す如く、ｎチヤンネルMOSトランジスタ、
ｐチヤンネルMOSトランジスタは共に浅いしき
い値電圧に設定でき、スイツチング動作の高速化
を達成できる。また、ゲート電極１０１，１０２
及び配線１１は夫々上層にMoSi2膜９１，９２，
９３が形成されているため、これらのシート抵抗
値はｎ型多結晶シリコンのみで形成されている場
合の30〜50Ω・cmから２〜３Ω・cmへと低減で
き、信号伝搬遅延時間の大幅な短縮を図ることが
できる。
２図ｊに示す如く、ｐ型シリコン基板１の島領域
に互に電気的に分離されたn+型ソース、ドレイ
ン領域５，６を設け、これらソース、ドレイン領
域５，６間に挾まれた部分を少なくとも含む基板
１領域上にｎ型多結晶シリコンパターン４１と
MoSi2膜９１との二層構造の第１のゲート電極１
０１をゲート酸化膜３を介して設け、かつ前記島
領域以外の領域であるフイールド酸化膜２上にｎ
型多結晶シリコンパターン４２とMoSi2膜９２と
の二層構造の第２のゲート電極１０２を設け、該
第２のゲート電極１０２を含む領域上にCVD−
SiO2薄膜１２を介して多結晶シリコン膜パター
ン（半導体膜）１３を設けると共に該多結晶シリ
コン膜パターン１３に前記第２のゲート電極１０
２に対向する同パターン１３部分で互に電気的に
分離されたp+型のソース、ドレイン領域１５，
１６を設けた構造となつている。つまり、本発明
のCMOSインバータ装置は第１、第２のゲート電
極１０１，１０２がｎ型多結晶シリコンパターン
４１，４２（下層）とMoSi2膜９１，９２（上
層）との二層構造になつているため、基板１側に
形成されたｎチヤンネルMOSトランジスタのし
きに値電圧は第１のゲート電極１０１下層のｎ型
多結晶シリコンパターン４１の仕事函数により決
められ、一方第２のゲート電極１０２上にCVD
−SiO2薄膜１２を介して積層した多結晶シリコ
ン膜パターン１３側に形成されたｐチヤンネル
MOSトランジスタのしきい値電圧は第２のゲー
ト電極１０２上層のMoSi2膜９２の仕事函数で決
められる。したがつて、既述した第１図の特性図
に示す如く、ｎチヤンネルMOSトランジスタ、
ｐチヤンネルMOSトランジスタは共に浅いしき
い値電圧に設定でき、スイツチング動作の高速化
を達成できる。また、ゲート電極１０１，１０２
及び配線１１は夫々上層にMoSi2膜９１，９２，
９３が形成されているため、これらのシート抵抗
値はｎ型多結晶シリコンのみで形成されている場
合の30〜50Ω・cmから２〜３Ω・cmへと低減で
き、信号伝搬遅延時間の大幅な短縮を図ることが
できる。
更に、上記実施例の如くモビリテイの高いｐ型
シリコン基板１にｎチヤンネルMOSトランジス
タを、積層した多結晶シリコン膜パターン１３に
ｐチヤンネルMOSトランジスタを、夫々形成し
てCMOSインバータを構成すれば、このインバー
タを２つ用いて第３図に示す如く６トランジスタ
のメモリセルを構成した場合、積層する半導体膜
として単結晶シリコン膜に比べてモビリテイの低
い多結晶シリコン膜を用いても、高速動作が可能
なメモリセルを造ることができる。
シリコン基板１にｎチヤンネルMOSトランジス
タを、積層した多結晶シリコン膜パターン１３に
ｐチヤンネルMOSトランジスタを、夫々形成し
てCMOSインバータを構成すれば、このインバー
タを２つ用いて第３図に示す如く６トランジスタ
のメモリセルを構成した場合、積層する半導体膜
として単結晶シリコン膜に比べてモビリテイの低
い多結晶シリコン膜を用いても、高速動作が可能
なメモリセルを造ることができる。
即ち、第３図において、ｐチヤンネルMOSト
ランジスタＱp1とチヤンネルMOSトランジスタ
Ｑo1、並びにｐチヤンネルMOSトランジスタＱp2
とｎチヤンネルMOSトランジスタＱo2は夫々一
対のCMOSインバータを形成し、全体としてフリ
ツプフロツプ回路を構成している。また、図中の
Ｑo3，Ｑo4はトランスフアゲートとして働らく
MOSトランジスタであり、これらトランジスタ
Ｑo3，Ｑo4はメモリセルが選択され、書き込み、
読み出しが行なわれる際にはオン状態となつてそ
れらトランジスタＱo3，Ｑo4のドレイン側に接続
されるビツトラインBL1，BL2とフリツプフロツ
プ回路との間の情報伝達が行なわれる。これらト
ランジタＱo3，Ｑo4は動作スピードを上げる観点
から通常ｎチヤンネルのものが使用されることが
多い。前記フリツプフロツプ回路のトランジスタ
Ｑp1，Ｑo1の共通ドレイン部分D1及びトランジス
タＱp2，Ｑo2の共通ドレイン部分D2は夫々ＶDD電
位、ＶSS電位に設定され、情報を保つている。例
えば共通ドレイン部分D1がＶDDの時、トランジ
スタＱp2がオフ、トランジスタＱo2がオンとなつ
て共通ドレイン部分D2はＶSS電位となり、その
ためトランジスタＱp1がオン、トランジスタＱo1
がオフとなる。また、図中のWLはトランスフア
ゲートとなるトランジスタＱo3，Ｑo4のゲートと
接続されるワードラインである。
ランジスタＱp1とチヤンネルMOSトランジスタ
Ｑo1、並びにｐチヤンネルMOSトランジスタＱp2
とｎチヤンネルMOSトランジスタＱo2は夫々一
対のCMOSインバータを形成し、全体としてフリ
ツプフロツプ回路を構成している。また、図中の
Ｑo3，Ｑo4はトランスフアゲートとして働らく
MOSトランジスタであり、これらトランジスタ
Ｑo3，Ｑo4はメモリセルが選択され、書き込み、
読み出しが行なわれる際にはオン状態となつてそ
れらトランジスタＱo3，Ｑo4のドレイン側に接続
されるビツトラインBL1，BL2とフリツプフロツ
プ回路との間の情報伝達が行なわれる。これらト
ランジタＱo3，Ｑo4は動作スピードを上げる観点
から通常ｎチヤンネルのものが使用されることが
多い。前記フリツプフロツプ回路のトランジスタ
Ｑp1，Ｑo1の共通ドレイン部分D1及びトランジス
タＱp2，Ｑo2の共通ドレイン部分D2は夫々ＶDD電
位、ＶSS電位に設定され、情報を保つている。例
えば共通ドレイン部分D1がＶDDの時、トランジ
スタＱp2がオフ、トランジスタＱo2がオンとなつ
て共通ドレイン部分D2はＶSS電位となり、その
ためトランジスタＱp1がオン、トランジスタＱo1
がオフとなる。また、図中のWLはトランスフア
ゲートとなるトランジスタＱo3，Ｑo4のゲートと
接続されるワードラインである。
上述したメモリセルに情報を書き込む場合、例
えば共通ドレイン部分D1をＶSS電位、共通ドレ
イン部分D2をＶDD電位に設定する場合には、ビ
ツトラインBL1をＶSSレベル、ビツトラインBL2
をＶDDレベルに設定しておき、ワードラインWL
によりトランスフアゲートとしてのトランジスタ
Ｑo3，Ｑo4をオンさせる。但し、ビツトライン
BL2の電流供給能力は通常メモリセルの各トラン
ジスタＱp1，Ｑp2，Ｑo1〜Ｑo4よりはるかに大き
い。このように情報の書き込みの際にはトランス
フアゲートとしてのｎチヤンネルMOSトランジ
スタＱo3，Ｑo4の性能が支配的となる。
えば共通ドレイン部分D1をＶSS電位、共通ドレ
イン部分D2をＶDD電位に設定する場合には、ビ
ツトラインBL1をＶSSレベル、ビツトラインBL2
をＶDDレベルに設定しておき、ワードラインWL
によりトランスフアゲートとしてのトランジスタ
Ｑo3，Ｑo4をオンさせる。但し、ビツトライン
BL2の電流供給能力は通常メモリセルの各トラン
ジスタＱp1，Ｑp2，Ｑo1〜Ｑo4よりはるかに大き
い。このように情報の書き込みの際にはトランス
フアゲートとしてのｎチヤンネルMOSトランジ
スタＱo3，Ｑo4の性能が支配的となる。
一方、読み出しの場合にはビツトラインBL1，
BL2を図示しないセンスアツプ回路につないで、
トランスフアゲートとしてのトランジスタＱo3，
Ｑo4をオンさせる。この際、センスアツプ回路の
インピーダンスは通常充分大きいので、共通ドレ
イン部分D1，D2のチヤージを完全に放電してし
まうことはなく、例えトランジスタＱp1もしくは
Ｑp2がオンした時の抵抗が少々大きくしても、ト
ランジスタＱo1もしくはＱo2のオン抵抗が小さけ
れば、メモリセルの情報が前記トランジスタＱp1
もしくはＱp2のオン抵抗が大きいことによつて反
転してしまうことはない。また、メモリセルの非
選択時（情報保持時）にはＶDD電位に接続される
トランジスタＱp1もしくはＱp2はメモリセルのも
れによる電位を補なう機能を有すればよく、該ト
ランジスタＱp1もしくはＱp2のオン抵抗が少々大
きくても問題とならない。
BL2を図示しないセンスアツプ回路につないで、
トランスフアゲートとしてのトランジスタＱo3，
Ｑo4をオンさせる。この際、センスアツプ回路の
インピーダンスは通常充分大きいので、共通ドレ
イン部分D1，D2のチヤージを完全に放電してし
まうことはなく、例えトランジスタＱp1もしくは
Ｑp2がオンした時の抵抗が少々大きくしても、ト
ランジスタＱo1もしくはＱo2のオン抵抗が小さけ
れば、メモリセルの情報が前記トランジスタＱp1
もしくはＱp2のオン抵抗が大きいことによつて反
転してしまうことはない。また、メモリセルの非
選択時（情報保持時）にはＶDD電位に接続される
トランジスタＱp1もしくはＱp2はメモリセルのも
れによる電位を補なう機能を有すればよく、該ト
ランジスタＱp1もしくはＱp2のオン抵抗が少々大
きくても問題とならない。
したがつて、６トランジスタにより構成される
メモリセルの動作は、CMOSインバータの一方の
構成材であるｎチヤンネルMOSトランジスタＱo
１，Ｑo2及びトランスフアゲートとしてのｎチヤ
ンネルMOSトランジスタＱo3，Ｑo4の性能が確保
されれば、CMOSインバータの他の構成材である
ｐチヤンネルMOSトランジスタＱp1，Ｑp2の性能
はそれ程問題とならないため、上記実施例の如く
モビリテイの高い基板１側にｎチンネルMOSト
ランジスタを、積層したモビリテイの低い多結晶
シリコン膜パターン１３側にｐチヤンネルMOS
トランジスタを夫々形成してCMOSインバータを
構成することが有効である。
メモリセルの動作は、CMOSインバータの一方の
構成材であるｎチヤンネルMOSトランジスタＱo
１，Ｑo2及びトランスフアゲートとしてのｎチヤ
ンネルMOSトランジスタＱo3，Ｑo4の性能が確保
されれば、CMOSインバータの他の構成材である
ｐチヤンネルMOSトランジスタＱp1，Ｑp2の性能
はそれ程問題とならないため、上記実施例の如く
モビリテイの高い基板１側にｎチンネルMOSト
ランジスタを、積層したモビリテイの低い多結晶
シリコン膜パターン１３側にｐチヤンネルMOS
トランジスタを夫々形成してCMOSインバータを
構成することが有効である。
なお、本発明に係る半導体装置は第２図ｊ図示
の構造に限定されず、例えば第４図乃至第６図図
示の構造にしてもよい。但し、第２図ｊと同部材
のものは同付号を付して説明を省略する。
の構造に限定されず、例えば第４図乃至第６図図
示の構造にしてもよい。但し、第２図ｊと同部材
のものは同付号を付して説明を省略する。
即ち、第４図図示のCMOSインバータ装置は、
基板１のn+型ソース、ドレイン領域５，６表面
に例えばMoSi2などの金属シリサイド層２３１，
２３２を設けた構造になつている。なお、金属シ
リサイド層２３１，２３２を形成するには、前記
実施例のMo膜８を蒸着する前に、ｎ型多結晶シ
リコンパターン４１をマスクとして酸化膜３を除
去してn+型ソース、ドレイン領域５，６を露出
させた後、全面にMo膜８を蒸着し、熱処理する
ことによりｎ型多結晶シリコンパターン４１，４
２，４３上面へのMoSi2膜９１，９２，９３の形
成と同時に形成できる。このような構成によれば
ｎ型のソース、ドレイン領域５，６の抵抗値を大
幅に低減でき、より一層の高速動作を達成でき
る。特に、素子が微細化され、n+型のソース、
ドレイン領域５，６の拡散深さが減少した場合、
有効である。
基板１のn+型ソース、ドレイン領域５，６表面
に例えばMoSi2などの金属シリサイド層２３１，
２３２を設けた構造になつている。なお、金属シ
リサイド層２３１，２３２を形成するには、前記
実施例のMo膜８を蒸着する前に、ｎ型多結晶シ
リコンパターン４１をマスクとして酸化膜３を除
去してn+型ソース、ドレイン領域５，６を露出
させた後、全面にMo膜８を蒸着し、熱処理する
ことによりｎ型多結晶シリコンパターン４１，４
２，４３上面へのMoSi2膜９１，９２，９３の形
成と同時に形成できる。このような構成によれば
ｎ型のソース、ドレイン領域５，６の抵抗値を大
幅に低減でき、より一層の高速動作を達成でき
る。特に、素子が微細化され、n+型のソース、
ドレイン領域５，６の拡散深さが減少した場合、
有効である。
第５図図示のCMOSインバータ装置は絶縁基
板、例えばサフアイア基板２４上にシリコン層２
５を成長させ、このシリコン層２５にn+型のソ
ース、ドレイン領域５′，６′を設けた構造になつ
ている。第６図図示のCMOSインバータ装置は第
５図図示のインバータ装置がフイールド酸化膜２
でシリコン層２５が分離されているのに対し、シ
リコン層をエツチングすることによりCVD−
SiO2膜１７等で分離されていると共に、サフア
イア基板２４上に第２のゲート電極１０２、配線
１１が設けられた構造になつている。
板、例えばサフアイア基板２４上にシリコン層２
５を成長させ、このシリコン層２５にn+型のソ
ース、ドレイン領域５′，６′を設けた構造になつ
ている。第６図図示のCMOSインバータ装置は第
５図図示のインバータ装置がフイールド酸化膜２
でシリコン層２５が分離されているのに対し、シ
リコン層をエツチングすることによりCVD−
SiO2膜１７等で分離されていると共に、サフア
イア基板２４上に第２のゲート電極１０２、配線
１１が設けられた構造になつている。
また、上記実施例では第１、第２のゲート電極
を構成する金属シリサイド膜としてMoSi2膜を用
いたが、これに限定されずPt、Pb、Ｗなどの高
融点金属のシリサイドを用いてもよい。
を構成する金属シリサイド膜としてMoSi2膜を用
いたが、これに限定されずPt、Pb、Ｗなどの高
融点金属のシリサイドを用いてもよい。
上記実施例では第１、第２のゲート電極として
ｎ型多結晶シリコンと金属シリサイドの二層構造
のものを用いたが、ｎ型多結晶シリコンとｐ型多
結晶シリコンとの二層構造にしてもよい。ｐ型多
結晶シリコンのゲート電極はｎ型多結晶シリコン
のゲート電極を用いた場合に比べてしきい値電圧
を正方向に約1.0Vシフトできる。但し、こうし
たゲート電極を用いる場合は、ｎ型多結晶シリコ
ン側にｎチヤンネルMOSトランジスタを、ｐ型
多結晶シリコン側にｐチヤンネルMOSトランジ
スタを、夫々形成することにより各トランジスタ
を共に浅いしきい値電圧に設定できる。また、ゲ
ート電極をｎ型多結晶シリコンとｐ型多結晶シリ
コンとの間に金属又は金属シリサイドを介在させ
た三層構増としてもよい。こうした構造にすれば
しきい値電圧のシフト度合を高めることができる
と共に、ゲート電極の低抵抗化を達成できる。
ｎ型多結晶シリコンと金属シリサイドの二層構造
のものを用いたが、ｎ型多結晶シリコンとｐ型多
結晶シリコンとの二層構造にしてもよい。ｐ型多
結晶シリコンのゲート電極はｎ型多結晶シリコン
のゲート電極を用いた場合に比べてしきい値電圧
を正方向に約1.0Vシフトできる。但し、こうし
たゲート電極を用いる場合は、ｎ型多結晶シリコ
ン側にｎチヤンネルMOSトランジスタを、ｐ型
多結晶シリコン側にｐチヤンネルMOSトランジ
スタを、夫々形成することにより各トランジスタ
を共に浅いしきい値電圧に設定できる。また、ゲ
ート電極をｎ型多結晶シリコンとｐ型多結晶シリ
コンとの間に金属又は金属シリサイドを介在させ
た三層構増としてもよい。こうした構造にすれば
しきい値電圧のシフト度合を高めることができる
と共に、ゲート電極の低抵抗化を達成できる。
上記実施例では第１、第２のゲート電極を夫夫
分離して設けたが、第２のゲート電極を第１のゲ
ート電極の延在部により形成して一体化してもよ
い。
分離して設けたが、第２のゲート電極を第１のゲ
ート電極の延在部により形成して一体化してもよ
い。
更に、本発明に係る半導体装置は上記実施例の
如く半導体基体（基板もしくは絶縁基板上の半導
体層）にｎチヤンネルMOSトランジスタを、積
層する半導体膜にｐチヤンネルMOSトランジス
タを形成する構造に限らず、これを逆にしてもよ
い。
如く半導体基体（基板もしくは絶縁基板上の半導
体層）にｎチヤンネルMOSトランジスタを、積
層する半導体膜にｐチヤンネルMOSトランジス
タを形成する構造に限らず、これを逆にしてもよ
い。
本発明に係る半導体装置はCMOSインバータ装
置に限らず、同一チヤンネルのMOSトランジス
タを形成したＥ−Ｄインバータ装置にも同様に適
用できる。例えば、第２図ｊ図示の構造におい
て、積層する半導体膜（多結晶シリコン膜パター
ン）に基板側と同様なｎチヤンネルMOSトラン
ジスタを形成すれば、積層したMOSトランジス
タのしきい値電圧は第２図の特性図から正方向に
約0.7Vシフトし、基板側のｎチヤンネルMOSト
ランジスタよりしきい値電圧が高くなり、基板側
のｎチヤンネルMOSトランジスタをデイプレツ
シヨンモードとして、半導体膜側の同トランジス
タをエンハンスメントモードとして動作でき、Ｅ
−Ｄインバータ装置を構成できる。
置に限らず、同一チヤンネルのMOSトランジス
タを形成したＥ−Ｄインバータ装置にも同様に適
用できる。例えば、第２図ｊ図示の構造におい
て、積層する半導体膜（多結晶シリコン膜パター
ン）に基板側と同様なｎチヤンネルMOSトラン
ジスタを形成すれば、積層したMOSトランジス
タのしきい値電圧は第２図の特性図から正方向に
約0.7Vシフトし、基板側のｎチヤンネルMOSト
ランジスタよりしきい値電圧が高くなり、基板側
のｎチヤンネルMOSトランジスタをデイプレツ
シヨンモードとして、半導体膜側の同トランジス
タをエンハンスメントモードとして動作でき、Ｅ
−Ｄインバータ装置を構成できる。
〔発明の効果〕
以上詳述した如く、本発明によればゲート電極
を低抵抗化して信号伝搬遅延時間を大幅に短縮で
きると共に、ｎチヤンネル、ｐチヤンネルの両
MOSトランジスタのしきい値電圧を浅く設定で
き、もつて高速動作が可能で高集積度のCMOSイ
ンバータ装置等の半導体装置を提供できる。
を低抵抗化して信号伝搬遅延時間を大幅に短縮で
きると共に、ｎチヤンネル、ｐチヤンネルの両
MOSトランジスタのしきい値電圧を浅く設定で
き、もつて高速動作が可能で高集積度のCMOSイ
ンバータ装置等の半導体装置を提供できる。
第１図はゲート電極材料としてｎ型多結晶シリ
コン及びMoSi2を用いた場合におけるｎチヤンネ
ル、ｐチヤンネルのMOSトランジスタのチヤン
ネル領域にイオン注入した不純物量とそれらトラ
ンジスタのしきい値電圧との関係を示す特性図、
第２図ａ〜ｊは本発明の実施例におけるCMOSイ
ンバータ装置を得るための製造工程を示す断面
図、第３図は第２図ｊのインバータを２つ用いて
構成された６トランジスタのメモリセルを示す回
路図、第４図乃至第６図は夫々本発明の他の実施
例を示すCMOSインバータ装置の断面図である。 １……ｐ型シリコン基板、２……フイールド酸
化膜、３……酸化膜（ゲート酸化膜）、４１，４
２，４３……ｎ型多結晶シリコンパターン、５，
５′……n+型ソース領域、６，６′……n+型ドレ
イン領域、９１，９２，９３……MoSi2膜、１０
１，１０２……ゲート電極、１１……配線、１２
……CVD−SiO2薄膜、１３……多結晶シリコン
膜パターン（半導体膜）、１５……p+型ソース領
域、１６……p+型ドレイン領域、１９〜２２…
…al線、２３１，２３２……金属シリサイド層、
２４……サフアイア基板、２５……シリコン層、
Ｑo1〜Ｑo4……ｎチヤンネルMOSトランジスタ、
Ｑp1〜Ｑp2……ｐチヤンネルMOSトランジスタ、
BL1，BL2……ビツトライン、WL……ワードライ
ン。
コン及びMoSi2を用いた場合におけるｎチヤンネ
ル、ｐチヤンネルのMOSトランジスタのチヤン
ネル領域にイオン注入した不純物量とそれらトラ
ンジスタのしきい値電圧との関係を示す特性図、
第２図ａ〜ｊは本発明の実施例におけるCMOSイ
ンバータ装置を得るための製造工程を示す断面
図、第３図は第２図ｊのインバータを２つ用いて
構成された６トランジスタのメモリセルを示す回
路図、第４図乃至第６図は夫々本発明の他の実施
例を示すCMOSインバータ装置の断面図である。 １……ｐ型シリコン基板、２……フイールド酸
化膜、３……酸化膜（ゲート酸化膜）、４１，４
２，４３……ｎ型多結晶シリコンパターン、５，
５′……n+型ソース領域、６，６′……n+型ドレ
イン領域、９１，９２，９３……MoSi2膜、１０
１，１０２……ゲート電極、１１……配線、１２
……CVD−SiO2薄膜、１３……多結晶シリコン
膜パターン（半導体膜）、１５……p+型ソース領
域、１６……p+型ドレイン領域、１９〜２２…
…al線、２３１，２３２……金属シリサイド層、
２４……サフアイア基板、２５……シリコン層、
Ｑo1〜Ｑo4……ｎチヤンネルMOSトランジスタ、
Ｑp1〜Ｑp2……ｐチヤンネルMOSトランジスタ、
BL1，BL2……ビツトライン、WL……ワードライ
ン。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体と、この半導体基体の島領域に互
に電気的に分離して設けられたソース、ドレイン
領域と、これらソース、ドレイン領域間に挾まれ
た部分を少なくとも含む領域上に第１の絶縁膜を
介して設けられた第１のゲート電極と、前記島領
域とは別の半導体基体の領域上に設けられた第２
のゲート電極と、この第２のゲート電極を含む領
域上に第２の絶縁膜を介して積層された半導体膜
と、この半導体膜に設けられ前記第２のゲート電
極と対向する該半導体膜部分で互に電気的に分離
されたソース、ドレイン領域を具備し、前記第
１、第２のゲート電極を上下面が互に仕事函数の
異なる材料よりなる積層構造としたことを特徴と
する半導体装置。 ２ 第１、第２のゲート電極がｎ型多結晶シリコ
ン膜と金属シリサイド膜との二層構造をなすこと
を特徴とする特許請求の範囲第１項記載の半導体
装置。 ３ 第１、第２のゲート電極がｎ型多結晶シリコ
ン膜とｐ型多結晶シリコン膜との二層構造をなす
ことを特徴とする特許請求の範囲第１項記載の半
導体装置。 ４ 第１、第２のゲート電極がｎ型多結晶シリコ
ン膜とｐ型多結晶シリコン膜の間に金属膜又は金
属シリサイド膜を介在させた三層構造をなすこと
を特徴とする特許請求の範囲第１項記載の半導体
装置。 ５ 互に仕事函数の異なる材料よりなる積層構造
の第１、第２のゲート電極のうち、第１のゲート
電極の下面を仕事函数の小さい材料で形成すると
共に、その下面側の半導体基体にｎチヤンネル
MOSトランジスタを配置し、一方第２のゲート
電極の上面を仕事函数の大きい材料で形成すると
共に、その上面側の半導体膜にｐチヤンネル
MOSトランジスタを配置したことを特徴とする
特許請求の範囲第１項乃至第４項いずれか記載の
半導体装置。 ６ 第２のゲート電極が第１のゲート電極の延在
部よりなることを特徴とする特許請求の範囲第１
項乃至第５項いずれか記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097311A JPS58215063A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097311A JPS58215063A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215063A JPS58215063A (ja) | 1983-12-14 |
| JPS6240864B2 true JPS6240864B2 (ja) | 1987-08-31 |
Family
ID=14188939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097311A Granted JPS58215063A (ja) | 1982-06-07 | 1982-06-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215063A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691221B2 (ja) * | 1984-07-03 | 1994-11-14 | 株式会社東芝 | 半導体記憶装置 |
| JPH0671050B2 (ja) * | 1986-11-14 | 1994-09-07 | 日本電気株式会社 | 半導体集積回路装置 |
| EP0272433B1 (de) * | 1986-11-18 | 1993-03-31 | Siemens Aktiengesellschaft | Integrierte Halbleiterschaltung mit als Dünnschichtstege auf den die aktiven Transistorbereiche trennenden Feldoxidbereichen angeordneten Lastwiderstände und Verfahren zu ihrer Herstellung |
-
1982
- 1982-06-07 JP JP57097311A patent/JPS58215063A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215063A (ja) | 1983-12-14 |
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