JPS6245708B2 - - Google Patents
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、
特に相補型MOS（CMOS）半導体装置及びその
製造方法に係る。
特に相補型MOS（CMOS）半導体装置及びその
製造方法に係る。
相補型MOS（CMOS）半導体装置はＮチヤネ
ルMOSトランジスタ及びＰチヤネルMOSトラン
ジスタを同一半導体基板又は同一絶縁基板上に設
けたもので、優れた低消費電力性を有する。こう
したCMOS半導体装置において、近年、低消費電
力性とともに動作の高速性が求められ、これに伴
つてゲート電極や配線の材料として多結晶シリコ
ンに替つて低抵抗の金属又は金属シリサイドが用
いられている。特に、金属シリサイドは多結晶シ
リコンと同様に半導体装置の製造工程での熱処理
温度（1200℃程度）まで耐えることができ、しか
も弗酸系のエツチング液やCF4プラズマを用いて
エツチングできる。また、金属と異なり耐酸性を
有するので硫酸、塩酸、王水等を用いて洗浄でき
るという特長を有する。
ルMOSトランジスタ及びＰチヤネルMOSトラン
ジスタを同一半導体基板又は同一絶縁基板上に設
けたもので、優れた低消費電力性を有する。こう
したCMOS半導体装置において、近年、低消費電
力性とともに動作の高速性が求められ、これに伴
つてゲート電極や配線の材料として多結晶シリコ
ンに替つて低抵抗の金属又は金属シリサイドが用
いられている。特に、金属シリサイドは多結晶シ
リコンと同様に半導体装置の製造工程での熱処理
温度（1200℃程度）まで耐えることができ、しか
も弗酸系のエツチング液やCF4プラズマを用いて
エツチングできる。また、金属と異なり耐酸性を
有するので硫酸、塩酸、王水等を用いて洗浄でき
るという特長を有する。
ところで、CMOS半導体装置においてスイツチ
ング動作を高速化するためには、上述したゲート
電極及び配線を低抵抗化することのほかにトラン
ジスタのしきい値電圧を浅く設定することが必要
である。
ング動作を高速化するためには、上述したゲート
電極及び配線を低抵抗化することのほかにトラン
ジスタのしきい値電圧を浅く設定することが必要
である。
しかしながら、CMOS半導体装置においてゲー
ト電極材料を多結晶シリコンから金属シリサイド
に替えてもＮチヤネル及びＰチヤネルのMOSト
ランジスタのしきい値電圧を両者とも浅く設定す
るという条件は満たされない。例えば、第１図に
ゲート絶縁膜として500Å厚さのSiO2膜を用い、
チヤネル領域にイオン注入された不純物量とその
時のしきい値電圧との関係を示す。前記不純物と
してはＮチヤネルのMOSトランジスタにはボロ
ンが、ＰチヤネルのMOSトランジスタには砒素
が用いられている。第１図中N1はゲート電極と
してＮ型多結晶シリコンを用いたＮチヤネル
MOSトランジスタの特性線、N2はゲート電極と
してMoSi2を用いた同トランジスタの特性線、P1
はゲート電極としてＮ型多結晶シリコンを用いた
ＰチヤネルMOSトランジスタの特性線、P2はゲ
ート電極としてMoSi2を用いた同トランジスタの
特性線である。第１図から明らかなようにゲート
電極をＮ型多結晶シリコンからMoSi2に替える
と、Ｎチヤネル及びＰチヤネルのMOSトランジ
スタのしきい値電圧はともに正方向に約0.7Vシ
フトする。これは、Ｎ型多結晶シリコンとMoSi2
との仕事函数差が約0.7Vあるためである。した
がつて、CMOS半導体装置のゲート電極をMoSi2
で形成して低抵抗化を図ろうとするとＮチヤネル
及びＰチヤネルのMOSトランジスタのしきい値
電圧を両者とも浅く設定することができず、高速
化が制限されるという欠点があつた。
ト電極材料を多結晶シリコンから金属シリサイド
に替えてもＮチヤネル及びＰチヤネルのMOSト
ランジスタのしきい値電圧を両者とも浅く設定す
るという条件は満たされない。例えば、第１図に
ゲート絶縁膜として500Å厚さのSiO2膜を用い、
チヤネル領域にイオン注入された不純物量とその
時のしきい値電圧との関係を示す。前記不純物と
してはＮチヤネルのMOSトランジスタにはボロ
ンが、ＰチヤネルのMOSトランジスタには砒素
が用いられている。第１図中N1はゲート電極と
してＮ型多結晶シリコンを用いたＮチヤネル
MOSトランジスタの特性線、N2はゲート電極と
してMoSi2を用いた同トランジスタの特性線、P1
はゲート電極としてＮ型多結晶シリコンを用いた
ＰチヤネルMOSトランジスタの特性線、P2はゲ
ート電極としてMoSi2を用いた同トランジスタの
特性線である。第１図から明らかなようにゲート
電極をＮ型多結晶シリコンからMoSi2に替える
と、Ｎチヤネル及びＰチヤネルのMOSトランジ
スタのしきい値電圧はともに正方向に約0.7Vシ
フトする。これは、Ｎ型多結晶シリコンとMoSi2
との仕事函数差が約0.7Vあるためである。した
がつて、CMOS半導体装置のゲート電極をMoSi2
で形成して低抵抗化を図ろうとするとＮチヤネル
及びＰチヤネルのMOSトランジスタのしきい値
電圧を両者とも浅く設定することができず、高速
化が制限されるという欠点があつた。
本発明は上記欠点を解消するためになされたも
のであり、ゲート電極を低抵抗化するとともにＮ
チヤネル及びＰチヤネルのMOSトランジスタの
しきい値電圧を両者ともに浅く設定して高速化を
達成し得るCMOS半導体装置等の半導体装置及び
その製造方法を提供しようとするものである。
のであり、ゲート電極を低抵抗化するとともにＮ
チヤネル及びＰチヤネルのMOSトランジスタの
しきい値電圧を両者ともに浅く設定して高速化を
達成し得るCMOS半導体装置等の半導体装置及び
その製造方法を提供しようとするものである。
また、本発明の半導体装置の製造方法は第１及
び第２の素子領域表面に絶縁膜を介して第１のゲ
ート電極材料パターン（例えば多結晶シリコンパ
ターン）を形成し、それぞれの素子領域に不純物
をイオン注入した後、第２の素子領域上の第１の
ゲート電極材料パターンの膜厚を減少させ、更に
第２の素子領域上の膜厚の薄い第１のゲート電極
材料パターンをすべて該第１のゲート電極材料と
仕事函数の異なる第２のゲート電極材料（例えば
金属シリサイド）に変換して第２のゲート電極を
形成するとともに第１の素子領域上の第１のゲー
ト電極材料パターンを少なくとも第１の素子領域
に面する側に第１のゲート電極材料が残存するよ
うにその上層部を第２のゲート電極材料に変換し
て第１のゲート電極を形成することを特徴とする
ものである。このような方法によれば、通常の
CMOS製造工程と同じ回数の写真蝕刻工程を用い
て、Ｎチヤネル、ＰチヤネルのいずれのMOSト
ランジスタのしきい値電圧を浅く設定することが
でき、高速化したCMOS半導体装置を製造するこ
とができる。
び第２の素子領域表面に絶縁膜を介して第１のゲ
ート電極材料パターン（例えば多結晶シリコンパ
ターン）を形成し、それぞれの素子領域に不純物
をイオン注入した後、第２の素子領域上の第１の
ゲート電極材料パターンの膜厚を減少させ、更に
第２の素子領域上の膜厚の薄い第１のゲート電極
材料パターンをすべて該第１のゲート電極材料と
仕事函数の異なる第２のゲート電極材料（例えば
金属シリサイド）に変換して第２のゲート電極を
形成するとともに第１の素子領域上の第１のゲー
ト電極材料パターンを少なくとも第１の素子領域
に面する側に第１のゲート電極材料が残存するよ
うにその上層部を第２のゲート電極材料に変換し
て第１のゲート電極を形成することを特徴とする
ものである。このような方法によれば、通常の
CMOS製造工程と同じ回数の写真蝕刻工程を用い
て、Ｎチヤネル、ＰチヤネルのいずれのMOSト
ランジスタのしきい値電圧を浅く設定することが
でき、高速化したCMOS半導体装置を製造するこ
とができる。
以下、本発明をCMOSインバータに適用した実
施例を第２図ａ〜ｉ図示の製造方法を併記して説
明する。
施例を第２図ａ〜ｉ図示の製造方法を併記して説
明する。
まず、Ｎ型シリコン基板１にＰ型ウエル領域２
を形成した後、選択酸化法により例えば厚さ8000
Åのフイールド酸化膜３を形成した。次に、この
フイールド酸化膜３によつて分離された島状の第
１及び第２の素子領域表面に例えば厚さ300Åの
ゲート酸化膜となる熱酸化膜４を形成した（第２
図ａ図示）。なお、ここで必要があれば、しきい
値制御のためにウエル領域２にボロン等、ウエル
領域２以外の基板１にリン等のチヤネルイオン注
入を行なつてもよい。
を形成した後、選択酸化法により例えば厚さ8000
Åのフイールド酸化膜３を形成した。次に、この
フイールド酸化膜３によつて分離された島状の第
１及び第２の素子領域表面に例えば厚さ300Åの
ゲート酸化膜となる熱酸化膜４を形成した（第２
図ａ図示）。なお、ここで必要があれば、しきい
値制御のためにウエル領域２にボロン等、ウエル
領域２以外の基板１にリン等のチヤネルイオン注
入を行なつてもよい。
次いで、全面に例えば砒素等のＮ型不純物を含
む厚さ4000Åの多結晶シリコン膜を堆積した後、
パターニングしてＮ型多結晶シリコンパターン５
１，５２を形成した（同図ｂ図示）。
む厚さ4000Åの多結晶シリコン膜を堆積した後、
パターニングしてＮ型多結晶シリコンパターン５
１，５２を形成した（同図ｂ図示）。
次いで、Ｐ型ウエル領域２以外の基板１上にホ
トレジストパターン６を形成した後、該ホトレジ
ストパターン６及びＰ型ウエル領域２上のＮ型多
結晶シリコンパターン５１をマスクとして例えば
砒素を加速エネルギー40keV、ドーズ量５×
1015／cm2の条件でイオン注入し、砒素イオン注入
層７を形成した（同図ｃ図示）。
トレジストパターン６を形成した後、該ホトレジ
ストパターン６及びＰ型ウエル領域２上のＮ型多
結晶シリコンパターン５１をマスクとして例えば
砒素を加速エネルギー40keV、ドーズ量５×
1015／cm2の条件でイオン注入し、砒素イオン注入
層７を形成した（同図ｃ図示）。
次いで、前記ホトレジストパターン６を除去し
た後、Ｐ型ウエル領域２上にホトレジストパター
ン８を形成した。つづいて、該ホトレジストパタ
ーン８及びＰ型ウエル領域２以外の基板１上のＮ
型多結晶シリコーンパターン５２をマスクとして
ボロンを加速エネルギー20keV、ドーズ量５×
1015／cm2の条件でイオン注入し、ボロンイオン注
入層９を形成した（同図ｄ図示）。
た後、Ｐ型ウエル領域２上にホトレジストパター
ン８を形成した。つづいて、該ホトレジストパタ
ーン８及びＰ型ウエル領域２以外の基板１上のＮ
型多結晶シリコーンパターン５２をマスクとして
ボロンを加速エネルギー20keV、ドーズ量５×
1015／cm2の条件でイオン注入し、ボロンイオン注
入層９を形成した（同図ｄ図示）。
次いで、前記ホトレジストパターン８をマスク
として反応性イオンエツチング法（RIE法）によ
り前記Ｐ型ウエル領域２以外の基板１上のＮ型多
結晶シリコンパターン５２を最初の約半分の厚さ
2000ÅになるまでエツチングしてＮ型多結晶シリ
コーンパターン５2′を形成した（同図ｅ図示）。
として反応性イオンエツチング法（RIE法）によ
り前記Ｐ型ウエル領域２以外の基板１上のＮ型多
結晶シリコンパターン５２を最初の約半分の厚さ
2000ÅになるまでエツチングしてＮ型多結晶シリ
コーンパターン５2′を形成した（同図ｅ図示）。
次いで、前記ホトレジストパターン９を除去し
た後、全面に厚さ2000ÅのCVD−SiO2膜１０を
堆積した（同図ｆ図示）。
た後、全面に厚さ2000ÅのCVD−SiO2膜１０を
堆積した（同図ｆ図示）。
次いで、RIE法により該CVD−SiO2膜１０をそ
の膜厚分だけエツチングした。この時、前記Ｎ型
多結晶シリコンパターン５１，５2′の側面に堆積
したCVD−SiO2膜１０は垂直方向の膜厚が厚い
ため、これらＮ型多結晶シリコンパターン５１，
５2′の側面にのみ残存CVD−SiO2膜１０′……が
形成された。これら残存CVD−SiO2膜１０′……
は後記するMoSi2膜のゲート電極側面への付着は
防止する効果を有する（同図ｇ図示）。
の膜厚分だけエツチングした。この時、前記Ｎ型
多結晶シリコンパターン５１，５2′の側面に堆積
したCVD−SiO2膜１０は垂直方向の膜厚が厚い
ため、これらＮ型多結晶シリコンパターン５１，
５2′の側面にのみ残存CVD−SiO2膜１０′……が
形成された。これら残存CVD−SiO2膜１０′……
は後記するMoSi2膜のゲート電極側面への付着は
防止する効果を有する（同図ｇ図示）。
次いで、スパツタ法により全面に例えば厚さ
2000ÅのMo膜１１を蒸着した後、1000℃のN2雰
囲気中で15分間熱処理し、Moと多結晶シリコン
とを反応させた。この際、前記Ｎ型多結晶シリコ
ンパターン５１はその上半分だけがMoSi2膜１２
１となる。一方、前記Ｎ型多結晶シリコンパター
ン５2′は完全にMoSi2膜１２２となる。なお、こ
の工程においてＮ型多結晶シリコンパターン５
１，５2′の側面には残存CVD−SiO2膜１０′……
が存在するため、これら側面でのMoSi2膜の形成
を阻止できる。また、この熱処理により前記砒素
イオン注入層７が活性化してウエル領域２にN+
型ソース、ドレイン領域１３，１４が、前記ボロ
ンイオン注入層９が活性化してウエル領域２以外
の基板１にP+型ソース、ドレイン領域１５，１
６がそれぞれ形成された。こうした工程によりウ
エル領域２にＮ型多結晶シリコンパターン５１と
MoSi2膜１２１との二層構造をなした第１のゲー
ト電極を構成部材とするＮチヤネルトランジスタ
が、ウエル領域２以外の基板１にMoSi2膜１２２
からなる第２のゲート電極を構成部材とするＰチ
ヤネルトランジスタがそれぞれ形成された（同図
ｈ図示）。
2000ÅのMo膜１１を蒸着した後、1000℃のN2雰
囲気中で15分間熱処理し、Moと多結晶シリコン
とを反応させた。この際、前記Ｎ型多結晶シリコ
ンパターン５１はその上半分だけがMoSi2膜１２
１となる。一方、前記Ｎ型多結晶シリコンパター
ン５2′は完全にMoSi2膜１２２となる。なお、こ
の工程においてＮ型多結晶シリコンパターン５
１，５2′の側面には残存CVD−SiO2膜１０′……
が存在するため、これら側面でのMoSi2膜の形成
を阻止できる。また、この熱処理により前記砒素
イオン注入層７が活性化してウエル領域２にN+
型ソース、ドレイン領域１３，１４が、前記ボロ
ンイオン注入層９が活性化してウエル領域２以外
の基板１にP+型ソース、ドレイン領域１５，１
６がそれぞれ形成された。こうした工程によりウ
エル領域２にＮ型多結晶シリコンパターン５１と
MoSi2膜１２１との二層構造をなした第１のゲー
ト電極を構成部材とするＮチヤネルトランジスタ
が、ウエル領域２以外の基板１にMoSi2膜１２２
からなる第２のゲート電極を構成部材とするＰチ
ヤネルトランジスタがそれぞれ形成された（同図
ｈ図示）。
次いで、未反応のMo膜１１を王水で除去した
後、全面に例えば厚さ3000ÅのCVD−SiO2膜１
７を堆積し、コンタクトホール１８、……を開孔
した。つづいて、全面にAl−Si膜を蒸着した後、
パターニングして配線１９、……を形成し、
CMOSインバータを製造した（同図ｉ図示）。
後、全面に例えば厚さ3000ÅのCVD−SiO2膜１
７を堆積し、コンタクトホール１８、……を開孔
した。つづいて、全面にAl−Si膜を蒸着した後、
パターニングして配線１９、……を形成し、
CMOSインバータを製造した（同図ｉ図示）。
しかして、本発明のCMOSインバータは第２図
ｉに示す如く、Ｐ型ウエル領域２の島状の第１の
素子領域に互いに電気的に分離されたN+型のソ
ース、ドレイン領域１３，１４を設け、これらソ
ース、ドレイン領域１３，１４間に挾まれた部分
を少なくとも含む領域上に熱酸化膜４を介してＮ
型多結晶シリコンパターン５１とMoSi2膜１２１
との二層構造をなす第１のゲート電極を設け、か
つ前記Ｐ型ウエル領域２以外のＮ型シリコン基板
１の島状の第２の素子領域に互いに電気的に分離
されたP+型のソース、ドレイン領域１５，１６
を設け、これらソース、ドレイン領域１５，１６
間に挾まれた部分を少なくとも含む領域上に熱酸
化膜４を介してMoSi2膜１２２からなる第２のゲ
ート電極を設けた構造となつている。つまり、Ｐ
型ウエル領域２の第１の素子領域に形成されたＮ
チヤネルMOSトランジスタのしきい値電圧は第
１のゲート電極の下層、すなわち素子領域に面す
る側のＮ型多結晶シリコン５１の仕事函数により
決定され、一方、Ｐ型ウエル領域２以外の基板１
の第２の素子領域に形成されたＰチヤネルMOS
トランジスタのしきい値電圧は第２のゲート電極
であるMoSi2膜１２２の仕事函数により決定され
る。したがつて、既述した第１図の特性図に示す
如く、ＮチヤネルMOSトランジスタ及びＰチヤ
ネルMOSトランジスタのしきい値電圧をともに
浅く設定することができ、スイツチング動作の高
速化を達成できる。また、第２のゲート電極は
MoSi膜１２２のみによつて形成され、第１のゲ
ート電極も上層にMoSi膜１２１が形成されてお
り、これらのシート抵抗値はＮ型多結晶シリコン
のみで形成されている場合の30〜50Ωcmから２〜
３Ωcmへと低減することができ、信号伝搬遅延時
間の大幅な短縮を図ることができる。
ｉに示す如く、Ｐ型ウエル領域２の島状の第１の
素子領域に互いに電気的に分離されたN+型のソ
ース、ドレイン領域１３，１４を設け、これらソ
ース、ドレイン領域１３，１４間に挾まれた部分
を少なくとも含む領域上に熱酸化膜４を介してＮ
型多結晶シリコンパターン５１とMoSi2膜１２１
との二層構造をなす第１のゲート電極を設け、か
つ前記Ｐ型ウエル領域２以外のＮ型シリコン基板
１の島状の第２の素子領域に互いに電気的に分離
されたP+型のソース、ドレイン領域１５，１６
を設け、これらソース、ドレイン領域１５，１６
間に挾まれた部分を少なくとも含む領域上に熱酸
化膜４を介してMoSi2膜１２２からなる第２のゲ
ート電極を設けた構造となつている。つまり、Ｐ
型ウエル領域２の第１の素子領域に形成されたＮ
チヤネルMOSトランジスタのしきい値電圧は第
１のゲート電極の下層、すなわち素子領域に面す
る側のＮ型多結晶シリコン５１の仕事函数により
決定され、一方、Ｐ型ウエル領域２以外の基板１
の第２の素子領域に形成されたＰチヤネルMOS
トランジスタのしきい値電圧は第２のゲート電極
であるMoSi2膜１２２の仕事函数により決定され
る。したがつて、既述した第１図の特性図に示す
如く、ＮチヤネルMOSトランジスタ及びＰチヤ
ネルMOSトランジスタのしきい値電圧をともに
浅く設定することができ、スイツチング動作の高
速化を達成できる。また、第２のゲート電極は
MoSi膜１２２のみによつて形成され、第１のゲ
ート電極も上層にMoSi膜１２１が形成されてお
り、これらのシート抵抗値はＮ型多結晶シリコン
のみで形成されている場合の30〜50Ωcmから２〜
３Ωcmへと低減することができ、信号伝搬遅延時
間の大幅な短縮を図ることができる。
また、本発明のCMOSインバータのように第１
のゲート電極がＮ型多結晶シリコンとMoSi2との
二層構造をなし、第２のゲート電極がMoSi2から
なる構造の半導体装置を製造する方法としては上
記実施例で用いた方法以外に例えば以下のような
方法が考えられる。
のゲート電極がＮ型多結晶シリコンとMoSi2との
二層構造をなし、第２のゲート電極がMoSi2から
なる構造の半導体装置を製造する方法としては上
記実施例で用いた方法以外に例えば以下のような
方法が考えられる。
まず、第２図ａ図示のようにＮ型シリコン基板
にＰ型ウエル領域を形成した後、フイールド酸化
膜を形成し、更にゲート酸化膜となる熱酸化膜を
形成する。次に、全面にＮ型多結晶シリコン膜を
堆積した後、Ｐ型ウエル領域上を覆うホトレジス
トパターンを形成し、これをマスクとしてＰ型ウ
エル領域以外の基板上のＮ型多結晶シリコン膜を
エツチングする。つづいて、前記ホトレジストパ
ターンを除去した後、全面にスパツタ法により
MoSi2膜を堆積する。つづいて、ホトレジストパ
ターンを用いてMoSi2膜及びＮ型多結晶シリコン
膜を順次パターニングしてＰ型ウエル領域上でＮ
型多結晶シリコンとMoSi2膜の二層構造をなす第
１のゲート電極を、ウエル領域以外の基板上で
MoSi2膜からなる第２のゲート電極を形成する。
以下、ホトレジストパターンを除去した後、通常
の工程に従いN+型ソース、ドレイン領域、P+型
ソース、ドレイン領域、配線等を形成してCMOS
インバータを製造する。
にＰ型ウエル領域を形成した後、フイールド酸化
膜を形成し、更にゲート酸化膜となる熱酸化膜を
形成する。次に、全面にＮ型多結晶シリコン膜を
堆積した後、Ｐ型ウエル領域上を覆うホトレジス
トパターンを形成し、これをマスクとしてＰ型ウ
エル領域以外の基板上のＮ型多結晶シリコン膜を
エツチングする。つづいて、前記ホトレジストパ
ターンを除去した後、全面にスパツタ法により
MoSi2膜を堆積する。つづいて、ホトレジストパ
ターンを用いてMoSi2膜及びＮ型多結晶シリコン
膜を順次パターニングしてＰ型ウエル領域上でＮ
型多結晶シリコンとMoSi2膜の二層構造をなす第
１のゲート電極を、ウエル領域以外の基板上で
MoSi2膜からなる第２のゲート電極を形成する。
以下、ホトレジストパターンを除去した後、通常
の工程に従いN+型ソース、ドレイン領域、P+型
ソース、ドレイン領域、配線等を形成してCMOS
インバータを製造する。
すなわち、この方法ではＮ型多結晶シリコンと
MoSi2膜の二層構造をなす第１のゲート電極と
MoSi2膜からなる第２のゲート電極を形成するた
めに通常のCMOS製造工程よりも一回余分に写真
蝕刻工程が必要となり、歩留りが低下するおそれ
がある。
MoSi2膜の二層構造をなす第１のゲート電極と
MoSi2膜からなる第２のゲート電極を形成するた
めに通常のCMOS製造工程よりも一回余分に写真
蝕刻工程が必要となり、歩留りが低下するおそれ
がある。
これに対して上記実施例で用いた方法では第２
図ｂ図示の工程でＮ型多結晶シリコンパターン５
１，５２を形成すれば、同図ｃ及びｄ図示のイオ
ン注入工程を経た後、更に同図ｅ図示のRIEによ
り多結晶シリコンパターン５２の膜厚を約半分に
減少させる工程、同図ｆ及びｇ図示のRIEにより
Ｎ型多結晶シリコンパターン５１，５2′の側面に
CVD−SiO2膜１０′、……を残存させる工程を経
て、同図ｈ図示のＮ型多結晶シリコンパターン５
１，５2′とMo膜１１との反応によりＮ型多結晶
シリコンパターン５１とMoSi2膜１２１の二層構
造をなす第１のゲート電極とMoSi2膜１２２から
なる第２のゲート電極を形成することができる。
図ｂ図示の工程でＮ型多結晶シリコンパターン５
１，５２を形成すれば、同図ｃ及びｄ図示のイオ
ン注入工程を経た後、更に同図ｅ図示のRIEによ
り多結晶シリコンパターン５２の膜厚を約半分に
減少させる工程、同図ｆ及びｇ図示のRIEにより
Ｎ型多結晶シリコンパターン５１，５2′の側面に
CVD−SiO2膜１０′、……を残存させる工程を経
て、同図ｈ図示のＮ型多結晶シリコンパターン５
１，５2′とMo膜１１との反応によりＮ型多結晶
シリコンパターン５１とMoSi2膜１２１の二層構
造をなす第１のゲート電極とMoSi2膜１２２から
なる第２のゲート電極を形成することができる。
したがつて、上記実施例で用いた方法では通常
のCMOS製造工程と写真蝕刻工程の回数が同じで
あり大幅に歩留りが低下するおそれがない。ま
た、RIE等を用いた比較的簡便な工程を追加する
だけで第２図ｉ図示のスイツチング動作の高速化
したCMOSインバータを製造することができる。
のCMOS製造工程と写真蝕刻工程の回数が同じで
あり大幅に歩留りが低下するおそれがない。ま
た、RIE等を用いた比較的簡便な工程を追加する
だけで第２図ｉ図示のスイツチング動作の高速化
したCMOSインバータを製造することができる。
なお、本発明に係る半導体装置は第２図ｉ図示
の構造に限定されず、例えば第３図あるいは第４
図図示の構造にしてもよい。ただし、第２図ｉと
同一部材には同一番号を付して説明を省略する。
の構造に限定されず、例えば第３図あるいは第４
図図示の構造にしてもよい。ただし、第２図ｉと
同一部材には同一番号を付して説明を省略する。
すなわち、第３図図示のCMOSインバータは、
Ｐ型ウエル領域２のN+型ソース、ドレイン領域
１３，１４及びＰ型ウエル領域２以外の基板１の
P+型ソース、ドレイン領域１５，１６の表面に
MoSi2膜２０、……を設けた構造となつている。
なお、MoSi2膜２０、……を形成するには上記実
施例の第２図ｈ図示の工程でMo膜１１を蒸着す
る前にＮ型多結晶シリコンパターン５１，５2′を
マスクとして熱酸化膜４を除去してN+型ソー
ス、ドレイン領域１３，１４及びP+型ソース、
ドレイン領域１５，１６を露出させた後、全面に
Mo膜１１を蒸着し、熱処理することにより、
MoSi2膜１２１，１２２と同時に形成することが
できる。このような構成によればN+型ソース、
ドレイン領域１３，１４及びP+型ソース、ドレ
イン領域１５，１６の抵抗値を大幅に低減でき、
より一層の高速動作を達成できる。特に、素子が
微細化され、ソース、ドレイン領域１３，１４，
１５，１６の接合深さが減少した場合有効であ
る。
Ｐ型ウエル領域２のN+型ソース、ドレイン領域
１３，１４及びＰ型ウエル領域２以外の基板１の
P+型ソース、ドレイン領域１５，１６の表面に
MoSi2膜２０、……を設けた構造となつている。
なお、MoSi2膜２０、……を形成するには上記実
施例の第２図ｈ図示の工程でMo膜１１を蒸着す
る前にＮ型多結晶シリコンパターン５１，５2′を
マスクとして熱酸化膜４を除去してN+型ソー
ス、ドレイン領域１３，１４及びP+型ソース、
ドレイン領域１５，１６を露出させた後、全面に
Mo膜１１を蒸着し、熱処理することにより、
MoSi2膜１２１，１２２と同時に形成することが
できる。このような構成によればN+型ソース、
ドレイン領域１３，１４及びP+型ソース、ドレ
イン領域１５，１６の抵抗値を大幅に低減でき、
より一層の高速動作を達成できる。特に、素子が
微細化され、ソース、ドレイン領域１３，１４，
１５，１６の接合深さが減少した場合有効であ
る。
また、第４図図示のCMOSインバータは絶縁基
板、例えばサフアイア基板３１上に第１の素子領
域となるＰ型シリコン層３２及び第２の素子領域
となるＮ型シリコン層３３を設け、前記Ｐ型シリ
コン層３２にN+型ソース、ドレイン領域３４，
３５を、前記Ｎ型シリコン層３３にP+型ソー
ス、ドレイン領域３６，３７をそれぞれ形成した
構造のSOS−CMOSインバータである。
板、例えばサフアイア基板３１上に第１の素子領
域となるＰ型シリコン層３２及び第２の素子領域
となるＮ型シリコン層３３を設け、前記Ｐ型シリ
コン層３２にN+型ソース、ドレイン領域３４，
３５を、前記Ｎ型シリコン層３３にP+型ソー
ス、ドレイン領域３６，３７をそれぞれ形成した
構造のSOS−CMOSインバータである。
なお、上記実施例では第１のゲート電極の上層
及び第２のゲート電極を構成する金属シリサイド
膜としてMoSi2膜を用いたが、これに限らずPt、
Pd、Ｗなどの高融点金属のシリサイドを用いて
もよい。
及び第２のゲート電極を構成する金属シリサイド
膜としてMoSi2膜を用いたが、これに限らずPt、
Pd、Ｗなどの高融点金属のシリサイドを用いて
もよい。
また、上記実施例のCMOSインバータは第１の
ゲート電極がＮ型多結晶シリコンと金属シリサイ
ドの二層構造をなし、第２のゲート電極が金属シ
リサイドからなる構造であつたが、これに限らず
第１のゲート電極がＮ型多結晶シリコンとＰ型多
結晶シリコンの二層構造をなし、第２のゲート電
極がＰ型多結晶シリコンからなる構造でもよい。
ゲート電極がＮ型多結晶シリコンと金属シリサイ
ドの二層構造をなし、第２のゲート電極が金属シ
リサイドからなる構造であつたが、これに限らず
第１のゲート電極がＮ型多結晶シリコンとＰ型多
結晶シリコンの二層構造をなし、第２のゲート電
極がＰ型多結晶シリコンからなる構造でもよい。
こうした構造のCMOSインバータではＮチヤネ
ルMOSトランジスタのしきい値電圧は第１のゲ
ート電極の下層のＮ型多結晶シリコンの仕事函数
により決定され、一方、ＰチヤネルMOSトラン
ジスタのしきい値電圧は第２のゲート電極である
Ｐ型多結晶シリコンの仕事函数により決定され
る。このようにＰチヤネルMOSトランジスタの
ゲート電極としてＰ型多結晶シリコンを用いた場
合にはＮ型多結晶シリコンを用いた場合に比べて
しきい値電圧を正方向に約1.0Vシフトできる。
したがつて、上記実施例と同様にＮチヤネル
MOSトランジスタ及びＰチヤネルMOSトランジ
スタのしきい値電圧をともに浅く設定することが
でき、スイツチング動作を高速化することができ
る。
ルMOSトランジスタのしきい値電圧は第１のゲ
ート電極の下層のＮ型多結晶シリコンの仕事函数
により決定され、一方、ＰチヤネルMOSトラン
ジスタのしきい値電圧は第２のゲート電極である
Ｐ型多結晶シリコンの仕事函数により決定され
る。このようにＰチヤネルMOSトランジスタの
ゲート電極としてＰ型多結晶シリコンを用いた場
合にはＮ型多結晶シリコンを用いた場合に比べて
しきい値電圧を正方向に約1.0Vシフトできる。
したがつて、上記実施例と同様にＮチヤネル
MOSトランジスタ及びＰチヤネルMOSトランジ
スタのしきい値電圧をともに浅く設定することが
でき、スイツチング動作を高速化することができ
る。
このような構造のCMOSインバータは上記実施
例と第２図ｇ図示の工程まで同一の工程を経た
後、Ｎ型多結晶シリコンパターン５１，５2′のＮ
型不純物濃度を上回る濃度のＰ型不純物を例えば
熱拡散によりドープすることにより、Ｎ型多結晶
シリコンパターン５2′はすべてＰ型とし、Ｎ型多
結晶シリコンパターン５１は上層部だけＰ型とな
り、下層部はＮ型として残る。
例と第２図ｇ図示の工程まで同一の工程を経た
後、Ｎ型多結晶シリコンパターン５１，５2′のＮ
型不純物濃度を上回る濃度のＰ型不純物を例えば
熱拡散によりドープすることにより、Ｎ型多結晶
シリコンパターン５2′はすべてＰ型とし、Ｎ型多
結晶シリコンパターン５１は上層部だけＰ型とな
り、下層部はＮ型として残る。
更に、この後双方のゲート電極上面に金属また
は金属シリサイドを形成し、第１のゲート電極を
三層構造、第２のゲート電極を二層構造としても
よい。こうした構造にすればゲート電極の低抵抗
化を達成することができる。
は金属シリサイドを形成し、第１のゲート電極を
三層構造、第２のゲート電極を二層構造としても
よい。こうした構造にすればゲート電極の低抵抗
化を達成することができる。
以上詳述した如く、本発明によればゲート電極
を低抵抗化するとともにＮチヤネル及びＰチヤネ
ルのMOSトランジスタのしきい値電圧を両者と
もに浅く設定して高速化を達成し得るCMOS半導
体装置等の製造方法を提供できるものである。
を低抵抗化するとともにＮチヤネル及びＰチヤネ
ルのMOSトランジスタのしきい値電圧を両者と
もに浅く設定して高速化を達成し得るCMOS半導
体装置等の製造方法を提供できるものである。
第１図はゲート電極材料としてＮ型多結晶シリ
コン及びMoSi2を用いた場合におけるＮチヤネル
及びＰチヤネルのMOSトランジスタのチヤネル
イオン注入量としきい値電圧との関係を示す特性
図、第２図ａ〜ｉは本発明の実施例における
CMOSインバータを得るための製造工程を示す断
面図、第３図は本発明の他の実施例における
CMOSインバータを示す断面図、第４図は本発明
の他の実施例におけるSOS−CMOSインバータを
示す断面図である。 １……Ｎ型シリコン基板、２……Ｐ型ウエル領
域、３……フイールド酸化膜、４……熱酸化膜、
５１，５２，５2′……多結晶シリコンパターン、
６，８……ホトレジストパターン、７……砒素イ
オン注入層、９……ボロンイオン注入層、１０…
…CVD−SiO2膜、１０′……残存CVD−SiO2膜、
１１……Mo膜、１２１，１２２……MoSi2膜、
１３，１４……N+型ソース、ドレイン領域、１
５，１６……P+型ソース、ドレイン領域、１７
……CVD−SiO2膜、１８……コンクタトホー
ル、１９……配線、２０……MoSi2膜、３１……
サフアイア基板、３２……Ｐ型シリコン層、３３
……Ｎ型シリコン層、３４，３５……N+型ソー
ス、ドレイン領域、３６，３７……P+型ソー
ス、ドレイン領域。
コン及びMoSi2を用いた場合におけるＮチヤネル
及びＰチヤネルのMOSトランジスタのチヤネル
イオン注入量としきい値電圧との関係を示す特性
図、第２図ａ〜ｉは本発明の実施例における
CMOSインバータを得るための製造工程を示す断
面図、第３図は本発明の他の実施例における
CMOSインバータを示す断面図、第４図は本発明
の他の実施例におけるSOS−CMOSインバータを
示す断面図である。 １……Ｎ型シリコン基板、２……Ｐ型ウエル領
域、３……フイールド酸化膜、４……熱酸化膜、
５１，５２，５2′……多結晶シリコンパターン、
６，８……ホトレジストパターン、７……砒素イ
オン注入層、９……ボロンイオン注入層、１０…
…CVD−SiO2膜、１０′……残存CVD−SiO2膜、
１１……Mo膜、１２１，１２２……MoSi2膜、
１３，１４……N+型ソース、ドレイン領域、１
５，１６……P+型ソース、ドレイン領域、１７
……CVD−SiO2膜、１８……コンクタトホー
ル、１９……配線、２０……MoSi2膜、３１……
サフアイア基板、３２……Ｐ型シリコン層、３３
……Ｎ型シリコン層、３４，３５……N+型ソー
ス、ドレイン領域、３６，３７……P+型ソー
ス、ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体に複数の島状素子領域を形成する
工程と、これら素子領域表面にゲート絶縁膜とな
る絶縁膜を形成する工程と、全面に第１のゲート
電極材料を堆積した後、パターニングして複数の
素子領域のうち所定の第１の素子領域及び該第１
の素子領域に隣接する第２の素子領域上に前記絶
縁膜を介して第１のゲート電極材料パターンを形
成する工程と、第１の素子領域上の第１のゲート
電極材料パターンをマスクとして利用し、第１の
素子領域に不純物のイオン注入を行ない、第２の
素子領域上の第１のゲート電極材料パターンをマ
スクとして利用し、第２の素子領域に不純物のイ
オン注入を行なつた後、第２の素子領域上の第１
のゲート電極材料パターンの膜厚を減少させる工
程と、第２の素子領域上の膜厚の薄い第１のゲー
ト電極材料パターンをすべて該第１のゲート電極
材料と仕事函数の異なる第２のゲート電極材料に
変換して第２のゲート電極を形成するとともに第
１の素子領域上の第１のゲート電極材料パターン
を少なくとも第１の素子領域に面する側に第１の
ゲート電極材料が残存するようにその上層部を第
２のゲート電極材料に変換して第１のゲート電極
を形成する工程と、熱処理により前記不純物イオ
ン注入層を活性化させてそれぞれの素子領域にソ
ース、ドレイン領域を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 ２ 第１のゲート電極材料が一導電型の多結晶シ
リコンであり、全面に金属シリサイドを形成し得
る金属を堆積した後、熱処理することにより、第
２の素子領域上の膜厚の薄い多結晶シリコンパタ
ーンをすべて金属シリサイドに変換して第２のゲ
ート電極を形成するとともに第１の素子領域上の
多結晶シリコーンパターンを少なくとも第１の素
子領域に面する側に多結晶シリコンが残存するよ
うにその上層部を金属シリサイドに変換して第１
のゲート電極を形成することを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。 ３ 第１及び第２の素子領域のソース、ドレイン
予定部上に形成されている絶縁膜を除去した後、
全面に金属シリサイドを形成し得る金属を堆積
し、熱処理することにより、第２の素子領域上の
膜厚の薄い多結晶シリコンパターンをすべて金属
シリサイドに変換して第２のゲート電極を形成す
るとともに第１の素子領域上の多結晶シリコンパ
ターンを少なくとも第１の素子領域に面する側に
多結晶シリコンパターンが残存するようにその上
層部を金属シリサイドに変換して第１のゲート電
極を形成し、かつソース、ドレイン領域予定部上
にも金属シリサイドを形成することを特徴とする
特許請求の範囲第２項記載の半導体装置の製造方
法。 ４ 第１のゲート電極材料が一導電型の多結晶シ
リコンであり、逆導電型の不純物を拡散させるこ
とにより、第２の素子領域上の膜厚の薄い多結晶
シリコンパターンをすべて逆導電型の多結晶シリ
コンに変換して第２のゲート電極を形成するとと
もに第１の素子領域上の多結晶シリコンパターン
を少なくとも第１の素子領域に面する側に一導電
型の多結晶シリコンが残存するようにその上層部
を逆導電型の多結晶シリコンに変換して第１のゲ
ート電極を形成することを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000840A JPS59125650A (ja) | 1983-01-07 | 1983-01-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000840A JPS59125650A (ja) | 1983-01-07 | 1983-01-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59125650A JPS59125650A (ja) | 1984-07-20 |
| JPS6245708B2 true JPS6245708B2 (ja) | 1987-09-28 |
Family
ID=11484810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000840A Granted JPS59125650A (ja) | 1983-01-07 | 1983-01-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59125650A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045053A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体装置 |
| JP2829614B2 (ja) * | 1988-08-26 | 1998-11-25 | 株式会社日立製作所 | 相補型ｍｏｓ集積回路の製造方法 |
| JP2667282B2 (ja) * | 1990-05-29 | 1997-10-27 | 沖電気工業株式会社 | 半導体装置及びその配線形成方法 |
| US6130123A (en) * | 1998-06-30 | 2000-10-10 | Intel Corporation | Method for making a complementary metal gate electrode technology |
| US6599831B1 (en) * | 2002-04-30 | 2003-07-29 | Advanced Micro Devices, Inc. | Metal gate electrode using silicidation and method of formation thereof |
| JP2005228761A (ja) * | 2004-02-10 | 2005-08-25 | Rohm Co Ltd | 半導体装置及びその製造方法 |
| TWI252539B (en) | 2004-03-12 | 2006-04-01 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
| CN100521154C (zh) * | 2004-08-13 | 2009-07-29 | Nxp股份有限公司 | 双栅极cmos的制造 |
| JP4938262B2 (ja) * | 2004-08-25 | 2012-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2006245167A (ja) * | 2005-03-02 | 2006-09-14 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7151023B1 (en) * | 2005-08-01 | 2006-12-19 | International Business Machines Corporation | Metal gate MOSFET by full semiconductor metal alloy conversion |
| US7183613B1 (en) * | 2005-11-15 | 2007-02-27 | International Business Machines Corporation | Method and structure for enhancing both NMOSFET and PMOSFET performance with a stressed film |
| JP2010161400A (ja) * | 2010-03-11 | 2010-07-22 | Rohm Co Ltd | 半導体装置とその製造方法 |
-
1983
- 1983-01-07 JP JP58000840A patent/JPS59125650A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59125650A (ja) | 1984-07-20 |
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