JPS6051272B2 - 積層型ｃｍｏｓインバ−タ装置 - Google Patents

積層型ｃｍｏｓインバ−タ装置

Info

Publication number
JPS6051272B2
JPS6051272B2 JP57092923A JP9292382A JPS6051272B2 JP S6051272 B2 JPS6051272 B2 JP S6051272B2 JP 57092923 A JP57092923 A JP 57092923A JP 9292382 A JP9292382 A JP 9292382A JP S6051272 B2 JPS6051272 B2 JP S6051272B2
Authority
JP
Japan
Prior art keywords
inverter device
film
region
substrate
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP57092923A
Other languages
English (en)
Other versions
JPS58210656A (ja
Inventor
嘉久 水谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP57092923A priority Critical patent/JPS6051272B2/ja
Priority to EP83103407A priority patent/EP0096734B1/en
Priority to DE8383103407T priority patent/DE3365398D1/de
Publication of JPS58210656A publication Critical patent/JPS58210656A/ja
Publication of JPS6051272B2 publication Critical patent/JPS6051272B2/ja
Priority to US06/865,652 priority patent/US4698659A/en
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
    • H10W20/4437—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a transition metal
    • H10W20/4441—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being a transition metal the principal metal being a refractory metal

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は積層型ＣＭＯＳインバータ装置に関する。
〔発明の技術的背景〕
従来よりシリコン基板を用いた積層型ＣＭＯＳインバー
タ装置としては第１図に示す構造のものが知られている
。
即ち、図中の１はｐ型シリコン基板であり、この基板１
表面には素子分離のためのフィールド酸化膜２が設けら
れている。フィールド酸化膜２により分離された島状の
基板１領域には互に電気的に分離されたｎ１厘のソース
、ドレイン領域３、４が設けられている。これらソース
、ドレイン領域３、４間の基板１上にはゲート酸化膜５
を介してゲート電極６が設けられている。このゲート電
極６を含む全面は、ゲート絶縁膜として機能する薄いＣ
ＶＤ−ＳＩＯ。膜７によつて被覆され、かつ該ＣＶＤ−
ＳｉＯ２膜７の前記ソース領域３に対応する一部にはス
ルホール８が設けられている。また、前記ゲート電極６
を含む周辺のＣＶＤ−ＳｉＯ２膜７上は多結晶シリコン
膜９によつて被覆され、かつ該多結晶シリコン膜９の一
部は前記スルホール８を介して基板１のソース領域３と
接触している。この多結晶シリコン膜９には前記ゲート
電極６と対向する多結晶シリコン膜９部分で互に電気的
に分離されたｐ１厘のソース、ド、レーン領域１０、１
１が設けられている。なお、多結晶シリコン膜９に設け
られたｐ’″型ソース領域１０は前記ＣＶＤ−Ｓｉ０。
膜７のスルホール８を介して前期基板１のｎｆ型ソース
領域３と接触している。更に多結晶シリコン膜９を含む
全面はノＣＶＤ−ＳＩＯ。等の層間絶縁膜１２により被
覆されている。そして、この層間絶縁膜１２上には該絶
縁膜１２及び前記ＣＶＤ−ＳＩＯ。膜７を貫通したコン
タクトホール１３を介して前記ｎ″′型ドレイン領域４
と接続するＡｌ配線（電源電極）１４が設フけられてい
る。同絶縁膜１２上には該絶縁膜１２を貫通したコンタ
クトホール１３を介して前記ｐ１厘ドレイン領域１１と
接続したＡｌ配線（電源電極）１５が設けられている。
更に、同絶縁膜１２上には該絶絶膜１２を貫通したコン
タクトホール１３を介して前記ｐ＋型ソース領域１０と
接続したＡ１配線（信号出力電極）１６が設けられてい
る。かかるＣＭＯＳインバータ装置は基板１側にｎチャ
ンネルＭＯＳトランジスタを、積層した多結晶シリコン
膜９にｐチャンネルＭＯＳトランジスタを、夫々形成す
ると共に、ゲート電極６がｎチャンネル、ｐチャンネル
のＭＯＳトランジスタの共通電極となつている。上述し
た第１図図示のインバータ装置を等価回路で示すと、第
２図の如くなる。
こでＱ１はｐチャンネルＭＯＳトランジスタ、Ｑ２はｎ
チャンネルＭＯＳトランジスタ、Ｇはゲート端子、０は
出力信号端子、ＶＤＤ，■Ｓｓは夫々電源端子である。
通常、電源端子■Ｓｓはアース電位に、■ＤＤは１〜５
Ｖ程度に設定してインバータを動作させる。〔背景技術
の問題点〕前述したＣＭＯＳインバータ装置にあつては
、第１図に示す如く、信号出力電極１６は通常ｐチヤー
ンネルＭＯＳトランジスタを構成する多結晶シリコン膜
９のｐ＋型ソース領域１０より取出されるが、ｎチャン
ネルＭＯＳトランジスタのソース領域３と、ｐチャンネ
ルＭＯＳトランジスタのソース領域１０とがスルホール
８を通して直接接触さ，れ、それらの間にはＰｎ接合が
形成されているため、第２図に示す如く寄生ダイオード
Ｄ１がｎチャンネルトランジスタＱ２と出力信号端子０
との間に形成される。
このような寄生ダイオードＤ１が存在すると、出力信号
端子０に出力される出力！電圧はゲート端子Ｇに入力さ
れる入力電圧に対して第３図に示す応答特性となる。即
ち、ゲート端子Ｇへの入力電圧が大きくなり、ｐチャン
ネルＭＯＳトランジスタＱ１がオフ状態、ｎチャンネル
ＭＯＳトランジスタＱ２がオン状態となつた場合で；も
、出力電圧はＶぉレベルとならず、寄生ダイオードＤ１
のＰｎ接合における電位差（■，）分だけバイアスされ
ることになる。したがつて、第１図図示のインバータ装
置は出力信号振幅がその分だけ小さくなり、信号レベル
の判別、つまり“゜０゛又っは“゜１゛の判別が難しく
なる欠点を有する。通常、Ｐｎ接合の接触電位は０．７
Ｖ程度であることから、特に使用する電源電位を低下さ
せた場合、信号レベルの判別性の点で大きな問題となる
。なお、前述した問題的はシリコン基板側にｐチャンネ
ルＭＯＳトランジスタを形成し、多結晶シリコン膜にｎ
チャンネルＭＯＳトランジスタを形成したＣＭＯＳイン
バータ装置においても同様に生じる。この場合のインバ
ータ装置の等価回路を第４図に、その時の入力信号電圧
に対する出力信号電圧の応答特性を第５図に示す。第４
図中のＱ１″はｐチャンネルＭＯＳトランジスタ、Ｑ２
″はｎチャンネルＭＯＳトランジスタ、Ｄ２は寄生ダイ
オ”−ドである。〔発明の目的〕 本発明は上記事情に鑑みなされたもので、ｎチャンネル
ＭＯＳトランジスタと出力信号端子の間に形成される寄
生ダイオードを解決することにより、充分振幅の大きな
出力信号を得ることができる積層型ＣＭＯＳインバータ
装置を提供しようとするものである。
〔発明の概要〕
本発明は互に積層状態にあるｎチャンネルＭＯＳトラン
ジスタとｐチャンネルＭＯＳトランジスタのソース領域
間を金属層もしくは金属シリサイド層を介して接触させ
ることにより、それらソース領域間のＰｎ接合の発生を
解消すると共に、該領域のシート抵抗値を減少させ、も
つて出力信号振幅が充分大きく良好な信号レベルの判別
性を有し、かつ高速動作が可能な積層型ＣＭＯＳインバ
ータ装置を得ることを骨子とするものである。
〔発明の実施例〕次に、本発明の実施例を第６図ａ−ｊ
図示の製造方法を併記して詳細に説明する。
（１）まず、ｐ型シリコン基板１０１を選択酸化して基
板１０１を分離するためのフィールド酸化膜１０２を形
成した（第６図ａ図示）。
つづいて、１０００℃の酸素雰囲気中で熱酸化処理を施
してフィールド酸化膜１０２て分離された島状の基板１
０１領域（素子領域）に例えば厚さ２５０Ａの酸化膜１
０３を成長させ、更に全面に例えばスパッタ法により厚
さ３０００Ａの白金シリサイド膜（ＰｔＳｉ膜）を堆積
した後、フォトエッチング技術によりパターニングして
酸化膜１０３上にＰｔＳｉからなるゲート電極１０４を
選択的に形成した（第６図ｂ図示）。（Ｉｉ）次いで、
ゲート電極１０４及びフィールド酸化膜１０２をマスク
としてｎ型不純物、例えば砒素を加速電圧５０ｋｅＶ１
ドーズ１Ｘ１０１５／ｃ！ｌの条件で酸化膜１０３を通
して基板１０１にイオン注入した（第６図ｃ図示）。
つづいて、熱処理を施して砒素イオン注入層を活性化し
て耐型のソース、ドレイン領域１０５，１０６を形−成
した後、ゲート電極１０４等をマスクとして酸化膜１０
３を選択的にエッチングしてゲート酸化膜１０７を形成
した（第６図ｄ図示）。（Ｉｉｉ）次いで、全面にスパ
ッタ法により白金膜（Ｐｔ膜）１０８を蒸着した（第６
図ｅ図示）。つづいて、７００℃のＮ２雰囲気中で３紛
間熱処理を施した。この時、露出したｎ＋型ソース、ド
レイン領域１０５，１０６表面と接触するＰｔがシリコ
ンと反応してＰｔｓｌ層１０９１，１０９２が形成され
た（第６図ｆ図示）。（Ｉｖ）次いで、未反応のＰｔ膜
を王水で除去し、更に全面にｐチャンネルＭＯＳトラン
ジスタのゲート絶縁膜として作用する例えは厚さ２５０
ＡのＣＶＤ−ＳｉＯ２薄膜１１０を堆積した後、フォト
エッチング技術により酎型ソース領域１０５の一部に対
向するＣＶＤ−ＳｉＯ２薄膜１１０部分にスルホール１
１１を選択的に形成した（第６図ｇ図示）。
つづいて、全面にＣＶＤ法により例えば厚さ３０００Ａ
の多結晶シリコン膜を堆積した後フォトエッチング技術
によりパターニングし−て前記スルホール１１１及びゲ
ート電極１０４を含むＣＶＤ−ＳｉＯ２薄膜１１０上の
領域に多結晶シリコン膜パターン１１２を形成した（第
６図ｈ図示）。（ｖ）次いで、ゲート電極１０４に対応
する多結晶シリコン膜パターン１１２上にレジストパタ
ーン１１３を形成した後、該レジストパターン１１３を
マスクとしてｐ型不純物、例えばボロンを加速電圧４０
ｋｅ■、ドーズ１×１０１５／Ｃｒｌの条件で多結晶シ
リコン膜パターン１１２にイオン注入した（第６図１図
示）。
なお、ボロンのイオン注入に先立つてチャンネル領域と
なる多結晶シリコン膜パターン１１２に閾値制御のため
に砒素等のｎ型不純物をイオン注入したり、レーザビー
ム等のエネルギービームを照射して多結晶シリコン膜パ
ターン１１２の単結晶化又は結晶性の改善等を行なつて
もよい。つづいて、レジストパターン１１３を除去した
後熱処理を施してボロンイオン注入層を活性化して多結
晶シリコン膜パターン１１２にｐ＋型のソース、ドレイ
ン領域１１４，１１５を形成した。この時、多結晶シリ
コン膜パターン１１２のｐ＋型ソース領域１１４はＣＶ
Ｄ−ＳｉＯ２薄膜１１０のスルホール１１１を通してＰ
ｔＳｉ層１０９１を介して基板１０１のｎ＋型ソース領
域１０５と接触する。ひきつづき、全面に例えば厚さ８
０００ＡのＣＶＤＸＳｉＯ２膜１１６堆積し、コンタク
トホール１１７・・・・・を開孔した後、Ｎ膜の蒸着、
パターニングを行なつてｎ＋型ドレイン領域１０６上の
Ｐｔｓｌ層１０９２とコンタクトホール１１７を介して
接続したＡ１配線（電源電極）１１８、ｐ＋型ドレイン
領域１１５とコンタクトホール１１７を介して接続した
Ａｌ配線（電源電極）１１９、及びｎ＋型ソース領域１
０５上のＰｔＳｉ層１０９１とコンタクトホール１１７
を介して接続したＡ１配線（信号出力電極）１２０を形
成して積層型ＣＭＯＳインバータ装置を製造した（第６
図ｊ図示）。しかして、本発明のインバータ装置は第６
図ｊに示す如くｐ型シリコン基板１０１の島領域に互に
電気的に分離されたｎ＋型のソース、ドレイン領域１０
５，１０６を設け、これらソース、ドレイン領域１０５
，１０６間に挾まれた部分を少なくとも含む基板１０１
領域上にゲート電極１０４をゲート酸化膜１０７を介し
て設け、かつ、ゲート電極１０４を含む領域上にＣＶＤ
−ＳｊＯ２薄膜１１０を介して多結晶シリコン膜パター
ン１１２を設けると共に、該多結晶シリコン膜パターン
１１２に前記ゲート電極１０４と対向する該パターン１
１２部分で互に電気的に分離されたｐ＋型のソース、ド
レイン領域１１４，１１５を設け、更に前記基板１０１
のｎ＋型ソース領域１０５と多結晶シリコン膜パターン
１１２のｐ＋型ソース領域１１４とをＣＶＤ−ＳｉＯ２
薄膜１１０のスルホール１１１を通してＰｔＳ】層１０
９１を介し接触させた構造になつている。
つまり、ｐ型シリコン基板１０１に形成されたｎチャン
ネルＭＯＳトランジスタのソース領域１０５と、基板１
０１上に積層さｌれた多結晶シリコン膜パターン１１２
のｐ＋型ソース領域１１４とはＰｔｓｌ層１０９１を介
して接触されているため、第１図図示の従来のインバー
タ装置に発生する寄生ダイオード（第２図中のＤ１）を
解消できる。したがつて、共通のゲート電極１０４へ電
圧を入力してインバータ装置を動作させた場合、信号出
力電極１２０より信号出力を■００，Ｖｓｓの間でフル
スタイリングで出力でき、信号レベルの判別性を著しく
改善できる。また、前記各ＭＯＳトランジスタのソース
領域１０５，１１４間に介在させたＰｔＳｉ層１０９１
中では不純物の拡散速度が非常に小さいため、例えば多
結晶シリコン膜パターン１１２のｐ＋型ソース領域１１
４中のボロンがシリコン基板１０１のｎ＋型ソース領域
１０５に拡散し、更に該領域１０５を突き抜けてｐ型シ
リコン基板１０１とショートするのを防止できる。
この事は素子領域が微細化され、耐型のソース、ドレイ
ン領域１０５，１０６がシヤロー化した場合、極めて有
効である。しかも、同様にソース、ドレイン領域１０５
，１０６がシヤロー化した場合、シート抵抗値の増大を
抑制する点でも有効であると共に、高速動作が可能とな
る。なお、上記実施例においては基板にｎチャンネルＭ
ＯＳトランジスタを、基板上に積層した多結晶シリコン
膜パターン（半導体膜）にｐチャンネルＭＯＳトランジ
スタを、夫々形成したが、これとは逆に基板にｐチャン
ネルＭＯＳトランジスタを、半導体膜にｎチャンネルＭ
ＯＳトランジスタを、夫々形成しても同様な効果を有す
るＣＭＯＳイーンバータ装置を実現できる。
上記実施例ではゲート電極をＰｔＳｉで形成したが、こ
れに限定されず、例えばＭＯ，．Ｗ．．Ｐｄなどの金属
、もしくはそれらのシリサイド、或いは多結晶シリコン
膜で形成してもよい。
上記実施例ではｎチャンネルＭＯＳトランジスタ及びｐ
チャンネルＭＯＳトランジスタのソース領域間をＳｔＳ
ｉ層を介して接触させたが、ＰｔＳ】層に替えてＭＯｌ
Ｗ．Ｐｄなどの高融点金属層、或いはこれらのシリサイ
ド層を用いてもよい。
上記実施例では第６図ｊに示す如く信号出力電極１２０
をｎ＋型ソース領域１０５上のＰｔＳｉ層１０９１とコ
ンタクトホール１１７を介して接続させたが、第７図に
示す如くＡ１配線（信号出力電極）１２『を多結晶シリ
コン膜パターン１１２のｐ＋型ソース領域１１４とコン
タクトホール１１７″を介して接続した構造にしてもよ
い。
また、本発明に係る積層型ＣＭＯＳインバータ装置は上
記実施例の如くシリコン基板を用いた構造に限定されず
、絶縁基板上に半導体薄膜を被覆した、例えばＳＯＳ基
板を用いた構造のものでも同様ｌな効果を有する。〔発
明の効果〕以上詳述した如く、本発明によれば信号レベ
ルの判別性が良好な充分振幅の大きな出力信号を得るこ
とができると共に、高速動作が可能な積層型ＣＭＯＳイ
ンバータ装置を提供できる。
【図面の簡単な説明】 第１図は従来の積層型ＣＭＯＳインバータ装置の断面図
、第２図は第１図のインバータ装置の等価回路図、第３
図は第１図のインバータ装置の入力信号電圧と出力信号
電圧との関係を示す特性図、第４図は従来の別の積層型
ＣＭＯＳインバータ装置の等価回路図、第５図は第４図
のインバータ装置の入力信号電圧と出力信号電圧との関
係を示す特性図、第６図ａ−ｊは本発明の一実施例であ
る積層型ＣＭＯＳインバータ装置を得るための製造工程
を示す断面図、第７図は本発明の他の実施例を示す積層
型ＣＭＯＳインバータ装置の断面図である。 １０１・・・・・ｐ型シリコン基板、１０２・・・・フ
ィールド酸化膜、１０４・・・・・・ゲート電極、１０
５・・・・・酎型ソース領域、１０６・・・・・・ｎ＋
型ドレイン領域、１０７・・・・・・ゲート酸化膜、１
０９１，１０９２・・・・Ｐｔｓｉ層、１１０・・・・
・・ＣＶＤ−ＳｉＯ２薄膜、１１１・・・・・・スルホ
ール、１１２・・・・・・多結晶シリコン膜パターン（
半導体膜）、１１４・・・・・・ｐ＋型ソース領域、１
１５・・・・・・Ｐ＋型ドレイン領域、１１８，１１９
・・・・・Ａ１配線（電源電極）、１２０，１２０″・
・・・・・Ｎ配線（信号出力電極）。

Claims (1)

    【特許請求の範囲】
  1. １ 第１導電型の半導体基体と、この基体表面に互に電
    気的に分離して設けられた第２導電型のソース、ドレイ
    ン領域と、これらソース、ドレイン領域間に挾まれた部
    分を少なくとも含む領域上に第１の絶縁膜を介して設け
    られたゲート電極と、このゲート電極を含む領域上に第
    ２の絶縁膜を介して積層された半導体膜と、この半導体
    膜に設けられ前記ゲート電極と対向する半導体膜部分で
    互に電気的に分離された第１導電型のソース、ドレイン
    領域とを具備した積層型ＣＭＯＳインバータ装置におい
    て、前記半導体基体のソース領域と前記半導体膜のソー
    ス領域とを金属層もしくは金属シリサイド層を介して接
    触させたことを特徴とする積層型ＣＭＯＳインバータ装
    置。
JP57092923A 1982-05-31 1982-05-31 積層型ｃｍｏｓインバ−タ装置 Expired JPS6051272B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57092923A JPS6051272B2 (ja) 1982-05-31 1982-05-31 積層型ｃｍｏｓインバ−タ装置
EP83103407A EP0096734B1 (en) 1982-05-31 1983-04-07 Stacked complementary metal oxide semiconductor inverter
DE8383103407T DE3365398D1 (en) 1982-05-31 1983-04-07 Stacked complementary metal oxide semiconductor inverter
US06/865,652 US4698659A (en) 1982-05-31 1986-05-16 Stacked complementary metal oxide semiconductor inverter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57092923A JPS6051272B2 (ja) 1982-05-31 1982-05-31 積層型ｃｍｏｓインバ−タ装置

Publications (2)

Publication Number Publication Date
JPS58210656A JPS58210656A (ja) 1983-12-07
JPS6051272B2 true JPS6051272B2 (ja) 1985-11-13

Family

ID=14068001

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57092923A Expired JPS6051272B2 (ja) 1982-05-31 1982-05-31 積層型ｃｍｏｓインバ−タ装置

Country Status (4)

Country Link
US (1) US4698659A (ja)
EP (1) EP0096734B1 (ja)
JP (1) JPS6051272B2 (ja)
DE (1) DE3365398D1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4521952A (en) * 1982-12-02 1985-06-11 International Business Machines Corporation Method of making integrated circuits using metal silicide contacts
JPS60130160A (ja) * 1983-12-19 1985-07-11 Hitachi Ltd 半導体記憶装置
JPS60140873A (ja) * 1983-12-28 1985-07-25 Fujitsu Ltd 半導体装置
JPS6164166A (ja) * 1984-09-06 1986-04-02 Toshiba Corp 半導体装置
US4811078A (en) * 1985-05-01 1989-03-07 Texas Instruments Incorporated Integrated circuit device and process with tin capacitors
JPS6312168A (ja) * 1986-07-03 1988-01-19 Oki Electric Ind Co Ltd Ｌｄｄｍｉｓ型電界効果トランジスタ
JPS6381948A (ja) * 1986-09-26 1988-04-12 Toshiba Corp 多層配線半導体装置
US5166770A (en) * 1987-04-15 1992-11-24 Texas Instruments Incorporated Silicided structures having openings therein
JPH0714009B2 (ja) * 1987-10-15 1995-02-15 日本電気株式会社 Ｍｏｓ型半導体記憶回路装置
US4994873A (en) * 1988-10-17 1991-02-19 Motorola, Inc. Local interconnect for stacked polysilicon device
US5306935A (en) * 1988-12-21 1994-04-26 Texas Instruments Incorporated Method of forming a nonvolatile stacked memory
US5066613A (en) * 1989-07-13 1991-11-19 The United States Of America As Represented By The Secretary Of The Navy Process for making semiconductor-on-insulator device interconnects
US5452247A (en) * 1989-12-20 1995-09-19 Fujitsu Limited Three-dimensional static random access memory device for avoiding disconnection among transistors of each memory cell
JP2996694B2 (ja) * 1990-06-13 2000-01-11 沖電気工業株式会社 半導体スタックトｃｍｏｓ装置の製造方法
DE69128876T2 (de) * 1990-11-30 1998-08-06 Sharp Kk Dünnfilm-Halbleitervorrichtung
US5684320A (en) * 1991-01-09 1997-11-04 Fujitsu Limited Semiconductor device having transistor pair
US5057888A (en) * 1991-01-28 1991-10-15 Micron Technology, Inc. Double DRAM cell
US5154514A (en) * 1991-08-29 1992-10-13 International Business Machines Corporation On-chip temperature sensor utilizing a Schottky barrier diode structure
US5330929A (en) * 1992-10-05 1994-07-19 Motorola, Inc. Method of making a six transistor static random access memory cell
JPH06140519A (ja) * 1992-10-22 1994-05-20 Toshiba Corp 半導体装置及びその製造方法
US5872029A (en) * 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
US5926700A (en) 1997-05-02 1999-07-20 Advanced Micro Devices, Inc. Semiconductor fabrication having multi-level transistors and high density interconnect therebetween
US5888872A (en) 1997-06-20 1999-03-30 Advanced Micro Devices, Inc. Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall
US5818069A (en) 1997-06-20 1998-10-06 Advanced Micro Devices, Inc. Ultra high density series-connected transistors formed on separate elevational levels
CN102487085B (zh) * 2010-12-01 2014-04-23 中国科学院微电子研究所 半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL190710C (nl) * 1978-02-10 1994-07-01 Nec Corp Geintegreerde halfgeleiderketen.
IT1110843B (it) * 1978-02-27 1986-01-06 Rca Corp Contatto affondato per dispositivi mos di tipo complementare
US4333099A (en) * 1978-02-27 1982-06-01 Rca Corporation Use of silicide to bridge unwanted polycrystalline silicon P-N junction
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
US4343082A (en) * 1980-04-17 1982-08-10 Bell Telephone Laboratories, Incorporated Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device
JPS5846193B2 (ja) * 1980-07-15 1983-10-14 株式会社東芝 半導体装置
JPS5743455A (en) * 1980-08-29 1982-03-11 Fujitsu Ltd Complementary type semiconductor device
US4374700A (en) * 1981-05-29 1983-02-22 Texas Instruments Incorporated Method of manufacturing silicide contacts for CMOS devices
JPS57204171A (en) * 1981-06-10 1982-12-14 Mitsubishi Electric Corp Semiconductor device

Also Published As

Publication number Publication date
EP0096734A1 (en) 1983-12-28
DE3365398D1 (en) 1986-09-25
JPS58210656A (ja) 1983-12-07
EP0096734B1 (en) 1986-08-20
US4698659A (en) 1987-10-06

Similar Documents

Publication Publication Date Title
JPS6051272B2 (ja) 積層型ｃｍｏｓインバ−タ装置
US6194763B1 (en) Semiconductor device having SOI-MOSFET
EP0413353B1 (en) Mask-ROM manufacturing method
JPS6245708B2 (ja)
WO1983001538A1 (en) High density cmos devices with conductively interconnected wells and method of fabricating the same
JP2753301B2 (ja) 半導体集積回路装置
JPH03169022A (ja) 半導体集積回路装置
JPS61174767A (ja) 半導体素子電極
JPS6380560A (ja) 最小数のマスクを使用してバイポ−ラ及び相補型電界効果トランジスタを同時的に製造する方法
JP2886186B2 (ja) 半導体装置
JPS6138858B2 (ja)
JPS6051271B2 (ja) 積層型ｃｍｏｓインバ−タ装置
US6043546A (en) Planar channel-type MOS transistor
JPS61194764A (ja) 半導体装置の製造方法
JPH03152939A (ja) 半導体集積回路装置
JPS6352784B2 (ja)
JP2661143B2 (ja) 集積回路装置とその製法
JP2971083B2 (ja) 半導体装置
JPH0714060B2 (ja) 半導体装置の製造方法
JP2993041B2 (ja) 相補型ｍｏｓ半導体装置
JPS6240864B2 (ja)
JPH0734453B2 (ja) 半導体集積回路装置の製造方法
JPS62112361A (ja) 相補型半導体装置
JPH0319709B2 (ja)
JPH03204968A (ja) 半導体装置の製造方法