JPS6242260A - 情報処理システムにおける処理方法 - Google Patents
情報処理システムにおける処理方法Info
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- JPS6242260A JPS6242260A JP61179943A JP17994386A JPS6242260A JP S6242260 A JPS6242260 A JP S6242260A JP 61179943 A JP61179943 A JP 61179943A JP 17994386 A JP17994386 A JP 17994386A JP S6242260 A JPS6242260 A JP S6242260A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、共通伝送路に接続された複数の情報処理装置
により、1つの仕事の一連のデータ処理を分散して処理
する分散処理方法に関する。
により、1つの仕事の一連のデータ処理を分散して処理
する分散処理方法に関する。
従来、複数の処理装置により、1つの仕事の一連のデー
タ処理を分散して処理する場合、1つの処理装置が他の
複数の処理装置のプログラム実行管理を行なっていた。
タ処理を分散して処理する場合、1つの処理装置が他の
複数の処理装置のプログラム実行管理を行なっていた。
この従来方式では、管理用の処理装置の管理プログラム
が他の複数の処理装置のプログラムのスケジューリング
等のため、非常に複雑になるという欠点がある。また、
この管理用の処理装置が故障すると、全体のシステムが
ダウンするという欠点がある。また、管理用の処理装置
に情報が集中するため、処理速度が遅くなるという欠点
がある。
が他の複数の処理装置のプログラムのスケジューリング
等のため、非常に複雑になるという欠点がある。また、
この管理用の処理装置が故障すると、全体のシステムが
ダウンするという欠点がある。また、管理用の処理装置
に情報が集中するため、処理速度が遅くなるという欠点
がある。
なお、処理速度を早くするため、管理用処理装置を、専
用処理装置、すなわち、データの流れを制御し、データ
の内容に応じてデータの流れ先の処理装置を決めてそこ
にデータを流すデータ分配器(アービトレイター)およ
び、各処理装置での処理結果を集め、メモリへデータを
分配する装置(ディストリビュータ−)とで構成するこ
とも行なわれているが、装置構成が複雑になるという欠
点がある。また、アービトレイターおよびディストリビ
ュータは、各処理装置のアドレスを把握する必要がある
ため、システム処理装置が増設されたとき1.これらの
アドレスも更新しなければならないという煩雑さもある
。
用処理装置、すなわち、データの流れを制御し、データ
の内容に応じてデータの流れ先の処理装置を決めてそこ
にデータを流すデータ分配器(アービトレイター)およ
び、各処理装置での処理結果を集め、メモリへデータを
分配する装置(ディストリビュータ−)とで構成するこ
とも行なわれているが、装置構成が複雑になるという欠
点がある。また、アービトレイターおよびディストリビ
ュータは、各処理装置のアドレスを把握する必要がある
ため、システム処理装置が増設されたとき1.これらの
アドレスも更新しなければならないという煩雑さもある
。
本発明は上記従来技術の欠点を解決するためになされた
ものであり、管理用処理装置の管理なしに、各処理装置
で、一連のデータ処理のそれぞれを分散して処理するこ
とができる分散処理方法を提供することを目的とする。
ものであり、管理用処理装置の管理なしに、各処理装置
で、一連のデータ処理のそれぞれを分散して処理するこ
とができる分散処理方法を提供することを目的とする。
このため、共通伝送路に接続された処理装置により、1
つの仕事の一連のデータ処理を分散して処理する分散処
理方法において、一連処理のそれぞれを実行するための
プログラムを各処理装置に分散記憶させ、各処理装置の
プログラムの起動は。
つの仕事の一連のデータ処理を分散して処理する分散処
理方法において、一連処理のそれぞれを実行するための
プログラムを各処理装置に分散記憶させ、各処理装置の
プログラムの起動は。
このプログラムを実行するのに必要なデータが伝送路か
ら自己′!J!内に取り込まれ、それがそろったときに
行なうようにした。
ら自己′!J!内に取り込まれ、それがそろったときに
行なうようにした。
以下1本発明を実施例により詳細に説明する。
第1図は、本発明の方法が適用されるシステムの全体構
成図である。同図において、11−16は、その内部の
メモリにアプリケーションプログラムを格納し、これを
実行する処理装置であり。
成図である。同図において、11−16は、その内部の
メモリにアプリケーションプログラムを格納し、これを
実行する処理装置であり。
3は矢印方向への一方向性ループ伝送路である。
21〜26は、処理装@11〜16と伝送路3との間の
データの交換制御を行なう伝送制御装置である。処理装
置11〜16の処理結果(データ)は伝送制御装置21
〜26を経て、伝送m3に送信される。伝送制御装置1
21〜26は、伝送路3上のデータが自己の伝送制御装
置に接続されている処理装置に必要なものであるかどう
か判定し、必要と判定したときのみ、自己に接続されて
いる、処理装置にこのデータを送る。各処理装!!11
〜16はその内部に記憶したアプリケーションプログラ
ムの実行に必要なすべてのデータがそろった時点で、こ
れらのデータを用いてこのプログラムの処理を実行する
。
データの交換制御を行なう伝送制御装置である。処理装
置11〜16の処理結果(データ)は伝送制御装置21
〜26を経て、伝送m3に送信される。伝送制御装置1
21〜26は、伝送路3上のデータが自己の伝送制御装
置に接続されている処理装置に必要なものであるかどう
か判定し、必要と判定したときのみ、自己に接続されて
いる、処理装置にこのデータを送る。各処理装!!11
〜16はその内部に記憶したアプリケーションプログラ
ムの実行に必要なすべてのデータがそろった時点で、こ
れらのデータを用いてこのプログラムの処理を実行する
。
第2図は、処理装置11の内部構成を示したものである
。他の処理装置12〜16も処理装置11と同じ構成に
なっている。同図において、101は処理装置11内の
記憶装置、102は演算装置、103は伝送制御装置2
1への送信用レジスタ、 1041を伝送fllfM
HW1211Jsi−s(1)受信用レジスタ、111
〜llnはn個の受信データ一時格納レジスタ(以下、
バッファレジスタと称する)であり、103,104,
111=11nのレジスタは、演算装置1102により
制御されている。105は、タイマである。
。他の処理装置12〜16も処理装置11と同じ構成に
なっている。同図において、101は処理装置11内の
記憶装置、102は演算装置、103は伝送制御装置2
1への送信用レジスタ、 1041を伝送fllfM
HW1211Jsi−s(1)受信用レジスタ、111
〜llnはn個の受信データ一時格納レジスタ(以下、
バッファレジスタと称する)であり、103,104,
111=11nのレジスタは、演算装置1102により
制御されている。105は、タイマである。
各処理装置のメモリ101内のプログラムの実行のため
には所定の入力データが必要であり、その入力データが
、完全にそろうまでは、各処理装置は、そのプログラム
の実行待ちの状態にあるものとする。ここでは、説明を
具体的にするために、処理装置11〜13の各メモリ1
01内に、それぞれ2次の入出力関係にある処理を行な
うプログラムが格納されている場合を、IP4をあげて
説明する。
には所定の入力データが必要であり、その入力データが
、完全にそろうまでは、各処理装置は、そのプログラム
の実行待ちの状態にあるものとする。ここでは、説明を
具体的にするために、処理装置11〜13の各メモリ1
01内に、それぞれ2次の入出力関係にある処理を行な
うプログラムが格納されている場合を、IP4をあげて
説明する。
C=+Fi (A、B) ・・・・・(1)
E=F2 (C,D) ・・・・・(2)o
= F 3 (c ) ・・・・・
(3)ここで、F、、F2.F3は、それぞ九処14装
W111〜13の各メモリ101内に格納されているプ
ログラムの処理内容を示したものであり、右辺の括弧中
の入力データを必要とし、左辺のデータを出力するもの
とする。A、B、C,D、Eは。
E=F2 (C,D) ・・・・・(2)o
= F 3 (c ) ・・・・・
(3)ここで、F、、F2.F3は、それぞ九処14装
W111〜13の各メモリ101内に格納されているプ
ログラムの処理内容を示したものであり、右辺の括弧中
の入力データを必要とし、左辺のデータを出力するもの
とする。A、B、C,D、Eは。
スカラーであっても、ベクトルであってもよいが、ここ
では、説明の簡単化のためスカラーとする。
では、説明の簡単化のためスカラーとする。
処理装[11は、電源立ち上げの時(あるいは処理内容
F1のプログラムが記憶装[101に記憶されるとき)
、処理内容F、のプログラムを実行するのに必要なデー
タAおよびBの内容を示す識別コードCAおよびCBを
、自己が接続さ九でいる伝送制御装置21に送信する。
F1のプログラムが記憶装[101に記憶されるとき)
、処理内容F、のプログラムを実行するのに必要なデー
タAおよびBの内容を示す識別コードCAおよびCBを
、自己が接続さ九でいる伝送制御装置21に送信する。
伝送制御装置21はその内部メモリ(図示せず)に識別
コードCAおよびCBを記憶する。同様にして処理装置
12からデータCおよびpの識%1コードCCおよびC
Dが伝送#御装W22へ、処理装置1t13からデータ
CのrR別コードCCが伝送制御装置23に送信される
。このようにして、処理装置11゜12.13内の各メ
モリ101に記憶された処理内容F、、F、、F3のプ
ログラムを実行するの′に必要なデータAおよびB、C
およびり、Cを、伝送制御表[21,22,23にそれ
ぞれ伝送路3から取込み、処理袋!111.12.13
に送る’amがととのえられる。
コードCAおよびCBを記憶する。同様にして処理装置
12からデータCおよびpの識%1コードCCおよびC
Dが伝送#御装W22へ、処理装置1t13からデータ
CのrR別コードCCが伝送制御装置23に送信される
。このようにして、処理装置11゜12.13内の各メ
モリ101に記憶された処理内容F、、F、、F3のプ
ログラムを実行するの′に必要なデータAおよびB、C
およびり、Cを、伝送制御表[21,22,23にそれ
ぞれ伝送路3から取込み、処理袋!111.12.13
に送る’amがととのえられる。
まず、@Iff(A)に示すような、処理装置16から
11へのデータAの送信が次のようにして行なわれる。
11へのデータAの送信が次のようにして行なわれる。
処理装置16は、自己の出力データAおよびその内容を
表わす識別コードCAを伝送制御装置26に出力する。
表わす識別コードCAを伝送制御装置26に出力する。
伝送制御装置26は。
第3図に示すように、送られてきた識別コードCAをエ
リア31に、データAをエリア34にセットし、かつ、
自己のアドレスを発信元アドレスエリア32に、自己か
ら発信される第何番目のメツセージであるかを示す通番
を通番エリア33にセットして、メツセージMAを作る
。このようにして作られたメツセージMAを伝送路3に
時計まわりに送信する。。
リア31に、データAをエリア34にセットし、かつ、
自己のアドレスを発信元アドレスエリア32に、自己か
ら発信される第何番目のメツセージであるかを示す通番
を通番エリア33にセットして、メツセージMAを作る
。このようにして作られたメツセージMAを伝送路3に
時計まわりに送信する。。
伝送制御表ff1f21は、伝送路3から送られてきた
メツセージMAのアドレスエリア32のアドレスと自己
のアドレスとが一致しないことを検出すると、このメツ
セージMAを次の伝送制御装置22へ転送する。また、
この処理と並行して、こりに記憶されているかどうかサ
ーチする。この場合、自己の内部メモリに記憶されてい
るので、このメツセージMAのデータAのコピーを処理
装置11へ送る。
メツセージMAのアドレスエリア32のアドレスと自己
のアドレスとが一致しないことを検出すると、このメツ
セージMAを次の伝送制御装置22へ転送する。また、
この処理と並行して、こりに記憶されているかどうかサ
ーチする。この場合、自己の内部メモリに記憶されてい
るので、このメツセージMAのデータAのコピーを処理
装置11へ送る。
処理装置!22,23.24.25は、メツセージMA
が自己発信メツセージでないので、このメツセージMA
を受信すると時計まわりに転送する。
が自己発信メツセージでないので、このメツセージMA
を受信すると時計まわりに転送する。
また、内部メモリにこのメツセージMAの!ll別コー
ドCAが記憶されていないので、処理装置にメツセージ
MAのコピーデータを送信しない、メツセージMAがル
ープ3を一巡して伝送制御装置26に戻ってくると、伝
送制御装置26は自己のアドレスとメツセージMAのエ
リア32の発信元アドレスとが一致することにより、こ
のメツセージMAが自己発信のメツセージであることを
検出し、伝送m3からこのメツセージMAを消去する。
ドCAが記憶されていないので、処理装置にメツセージ
MAのコピーデータを送信しない、メツセージMAがル
ープ3を一巡して伝送制御装置26に戻ってくると、伝
送制御装置26は自己のアドレスとメツセージMAのエ
リア32の発信元アドレスとが一致することにより、こ
のメツセージMAが自己発信のメツセージであることを
検出し、伝送m3からこのメツセージMAを消去する。
また、送信バッファ内のメツセージのうち、このメツセ
ージMAと同じ通番のものを消去する。メツセージMA
が所定時間内に戻ってこなければ送信バッファ内のこの
メツセージMAを読み出し、再送信する。
ージMAと同じ通番のものを消去する。メツセージMA
が所定時間内に戻ってこなければ送信バッファ内のこの
メツセージMAを読み出し、再送信する。
伝送制御装置26から再送信があったとき、伝送制御装
置tif21,22,23,24.25では、2重受信
をさけるため、同一の発信元アドレスおよび通番を有す
るメツセージを所定時間内に2度以上受信したときは、
この2度目以降に受信したメツセージは再送メツセージ
として受信せず、転送のみ行なう。
置tif21,22,23,24.25では、2重受信
をさけるため、同一の発信元アドレスおよび通番を有す
るメツセージを所定時間内に2度以上受信したときは、
この2度目以降に受信したメツセージは再送メツセージ
として受信せず、転送のみ行なう。
以上のような、受信先ア゛ドレスなしの伝送方法につい
ては、本出願人の先jWr共通伝送路を用いたfM御情
報の伝送方法」(特j11@55−13725)にも詳
しく述べられているので、詳細な説明は省略する。
ては、本出願人の先jWr共通伝送路を用いたfM御情
報の伝送方法」(特j11@55−13725)にも詳
しく述べられているので、詳細な説明は省略する。
データAが伝送制御装置121から処理装置11へ上述
のように送信されると、データAは処理装置111内の
受信用レジスタ104を経て識別コー・ドCAに対応し
たバッファレジスタ111にセットされる。演算装W1
02はデータがバッファレジスタ111,112にセッ
トされたかどうか監視している。バッファレジスタ11
2にはまだデータがセットされていないので、演算装置
102は処理内容F、のプログラムの実行をせず、さら
にレジスタ111,112の監視をつづける。
のように送信されると、データAは処理装置111内の
受信用レジスタ104を経て識別コー・ドCAに対応し
たバッファレジスタ111にセットされる。演算装W1
02はデータがバッファレジスタ111,112にセッ
トされたかどうか監視している。バッファレジスタ11
2にはまだデータがセットされていないので、演算装置
102は処理内容F、のプログラムの実行をせず、さら
にレジスタ111,112の監視をつづける。
次に、第4図(B)に示すデータBの送信が、第4図(
A)のデータAの送信と同様にして行なわれる。すなわ
ち、処理装置115から、データBが伝送制御装置25
に送信され、伝送制御装置25でデータBを含むメツセ
ージMBが作られ、それが伝送制御装置25から伝送路
3へ送信され、伝送路3を一巡して戻ってきたときに伝
送制御装置25で消去される。データBの内容を示す1
15(11コードCBは前述し、たよ)に伝送制御装!
21内のメモリに記憶されているので2伝送制御装置2
1はメツセージMBのデータBを前述したデータAの場
合と同様に、処理装置11へ送信する。
A)のデータAの送信と同様にして行なわれる。すなわ
ち、処理装置115から、データBが伝送制御装置25
に送信され、伝送制御装置25でデータBを含むメツセ
ージMBが作られ、それが伝送制御装置25から伝送路
3へ送信され、伝送路3を一巡して戻ってきたときに伝
送制御装置25で消去される。データBの内容を示す1
15(11コードCBは前述し、たよ)に伝送制御装!
21内のメモリに記憶されているので2伝送制御装置2
1はメツセージMBのデータBを前述したデータAの場
合と同様に、処理装置11へ送信する。
このデータBは処理装置1f11内の、窯別コ・−ドC
Hに対応したバッファレジスタ1.12にセットされる
。バッファレジスタ111および112を監視している
演算袋!102は、レジスタIllおよび112にデー
タAおよびBがセットされたことを検出すると、記憶袋
wioi内の処理内容F1のプログラムの実行を開始す
る。データAおよび百を入力データとL2、処理内容F
、のプログラムの処理を実行し、その処理結果として、
デー・りCを算出する。
Hに対応したバッファレジスタ1.12にセットされる
。バッファレジスタ111および112を監視している
演算袋!102は、レジスタIllおよび112にデー
タAおよびBがセットされたことを検出すると、記憶袋
wioi内の処理内容F1のプログラムの実行を開始す
る。データAおよび百を入力データとL2、処理内容F
、のプログラムの処理を実行し、その処理結果として、
デー・りCを算出する。
次に、第4図(C)に示すデータCの送信が行なわれる
。すなわち、処理装置111の演算装置102は、デー
タCおよびデータCの内容を表わすli別コードCCを
伝送制御¥11f21へ送信する。
。すなわち、処理装置111の演算装置102は、デー
タCおよびデータCの内容を表わすli別コードCCを
伝送制御¥11f21へ送信する。
伝送制御装置21は第3図のエリアからなるデータCの
メツセージMCを作り、ループ3に送信する。m 51
!IコードCCをその内部メモリに有する伝送制御装置
22および23は、前述したと同様に。
メツセージMCを作り、ループ3に送信する。m 51
!IコードCCをその内部メモリに有する伝送制御装置
22および23は、前述したと同様に。
このメツセージM C’のデータCのコピ・−を、それ
ぞれ処理′!A百12および13に送信する。処理袋f
f+、2および13のバッフ7レジスタ111にデータ
Cがセットされる。
ぞれ処理′!A百12および13に送信する。処理袋f
f+、2および13のバッフ7レジスタ111にデータ
Cがセットされる。
処理装置13内の演算装置102はバッファIノジスタ
111内にデータCがセットされたことを検出すると7
このデータを入力データとして記憶装置101内の処理
内容F3のプログラムを実行する。その処理の結果、デ
ータDが算出される。
111内にデータCがセットされたことを検出すると7
このデータを入力データとして記憶装置101内の処理
内容F3のプログラムを実行する。その処理の結果、デ
ータDが算出される。
データDは第4図(D)に示すように伝送され。
処理、装置t12内のバッファレジスタ1】2にセット
される。処理装置12内の演算袋[101は、バッファ
レジスタ111および112にデータCおよびDがセッ
トされ、処理内容F2のプログラムのデータがそろった
ことを検出すると、データCおよびDを入力データとし
てこのプロゲラ/、を実行し、その結果、データEを算
出する。
される。処理装置12内の演算袋[101は、バッファ
レジスタ111および112にデータCおよびDがセッ
トされ、処理内容F2のプログラムのデータがそろった
ことを検出すると、データCおよびDを入力データとし
てこのプロゲラ/、を実行し、その結果、データEを算
出する。
データEは第4図(E)に示すように、前述と同様にし
て処理装置12から14に伝送される。
て処理装置12から14に伝送される。
処理装置114は処理完了メツセージを伝送路3に送信
する。各処理装置f11.12.13は処理袋w114
からのこの処理完了メツセージを受信すると、自己のバ
ッファレジスタ111,112.・・・11nをリセッ
トし、#機状層に戻り、次回の°処理に備える。このよ
うにして、1回の処理を完了する。
する。各処理装置f11.12.13は処理袋w114
からのこの処理完了メツセージを受信すると、自己のバ
ッファレジスタ111,112.・・・11nをリセッ
トし、#機状層に戻り、次回の°処理に備える。このよ
うにして、1回の処理を完了する。
なお、上述の12明では、処理完了メツセージによりバ
ッファレジスタ111,112.・・・llnのリセッ
トを行なっていたが、このリセットは。
ッファレジスタ111,112.・・・llnのリセッ
トを行なっていたが、このリセットは。
各処理装置での各自処理が完了した時点で各処理装置ご
とに行なってもよい、また、上記実施例では、各バッフ
ァレジスタは、所定のW& 5411コードに対応した
データのみを記憶するようにしていたが、たとえば、第
5図に示すように、mgqコード1111、データ11
12.フラグ1113を記憶するようにすれば、必ずし
もこのような対応記憶をしなくてもよい、すなわち、R
別コード1111により、セットされたデータ1112
の内容が検出でき、フラグ1113により、データがセ
ットされたかどうかが検出できる。フラグ1113はデ
ータがセットされたとき re 1 Itにセットされ
、リセットされたとき ” Q Itにリセットされる
。
とに行なってもよい、また、上記実施例では、各バッフ
ァレジスタは、所定のW& 5411コードに対応した
データのみを記憶するようにしていたが、たとえば、第
5図に示すように、mgqコード1111、データ11
12.フラグ1113を記憶するようにすれば、必ずし
もこのような対応記憶をしなくてもよい、すなわち、R
別コード1111により、セットされたデータ1112
の内容が検出でき、フラグ1113により、データがセ
ットされたかどうかが検出できる。フラグ1113はデ
ータがセットされたとき re 1 Itにセットされ
、リセットされたとき ” Q Itにリセットされる
。
次に、このシステムの異常検出について述べる。
処理装置に実行待ちのプログラムがあるにもかかわらず
、一定時間T m a Xの経過後も、その必要とする
入力データが、到達しないならば、実行待ち状態開始時
刻からの経過時間゛rを、各処理装置内のタイマ105
によって、それを知り、未到達データの存在を伝送路に
送出するとともに、その実行待ちプログラムの種類によ
り、再度実行待ちを繰り返えすか、または、未到達デー
タの存在を考慮したプログラムの実行を行なう、この異
常処理は、伝送路上に、異常処理のための処理装置を設
けても実行できる。タイマ105は、最先のメツセージ
MAによって起動され、処理完了メッセ−ジで停止する
。例えば、異常処理専用の処理装置を、処理装置14と
する。処理′!1i1if14は、伝送路3上に送信さ
れたメツセージの識別コードにより、どの処理装置のプ
ログラムが起動されるかを検出する。すなわち、この装
置14は、常時、ループ上を流れるメツセージを監視し
、一定時間T m a x以上経過しても次のメツセー
ジが流九てこないと、この次のメツセージを発生すべき
プログラムを持つ処理装置を選び出し、この選び出した
処理装置に異常が生じたとして、この処理装置のアドレ
スをデータエリア34にセットした異常メツセージをル
ープ伝送路3に回報メツセージとして送信する。回報メ
ツセージは各処理装置に周知の方式で取り込まれる。二
九により、他の全ての処理装置は、どの処理装置に異常
が生じたかを識別できる。このように、各処理装置内の
プログラムの処理は、入力データのみにより、起動され
。
、一定時間T m a Xの経過後も、その必要とする
入力データが、到達しないならば、実行待ち状態開始時
刻からの経過時間゛rを、各処理装置内のタイマ105
によって、それを知り、未到達データの存在を伝送路に
送出するとともに、その実行待ちプログラムの種類によ
り、再度実行待ちを繰り返えすか、または、未到達デー
タの存在を考慮したプログラムの実行を行なう、この異
常処理は、伝送路上に、異常処理のための処理装置を設
けても実行できる。タイマ105は、最先のメツセージ
MAによって起動され、処理完了メッセ−ジで停止する
。例えば、異常処理専用の処理装置を、処理装置14と
する。処理′!1i1if14は、伝送路3上に送信さ
れたメツセージの識別コードにより、どの処理装置のプ
ログラムが起動されるかを検出する。すなわち、この装
置14は、常時、ループ上を流れるメツセージを監視し
、一定時間T m a x以上経過しても次のメツセー
ジが流九てこないと、この次のメツセージを発生すべき
プログラムを持つ処理装置を選び出し、この選び出した
処理装置に異常が生じたとして、この処理装置のアドレ
スをデータエリア34にセットした異常メツセージをル
ープ伝送路3に回報メツセージとして送信する。回報メ
ツセージは各処理装置に周知の方式で取り込まれる。二
九により、他の全ての処理装置は、どの処理装置に異常
が生じたかを識別できる。このように、各処理装置内の
プログラムの処理は、入力データのみにより、起動され
。
実行後、その処理結果のデータを伝送路3上に送出する
。各処理装置は、独立に動作しうるため。
。各処理装置は、独立に動作しうるため。
各部分処理を並列に処理でき、システム全体として、処
理の高速化がはかられる。
理の高速化がはかられる。
上述の説明では、伝送路は、ループ伝送路を用いたが、
バス伝送路によっても、同様な動作が。
バス伝送路によっても、同様な動作が。
可能である。
以り説明したように5本発明によ九ば5次の効果が得ら
れる。
れる。
(1)各処理装置はデータの到着によってプログラムを
起動するようにしたため、各処理装置のプロゲラlい起
動タイミングをスケジューリングするための処理を不要
にできる。したがって、システム設計が簡単になる。ま
た、データを1ケ所に集めたり、分配したりする必要が
ないので処理が高速である。
起動するようにしたため、各処理装置のプロゲラlい起
動タイミングをスケジューリングするための処理を不要
にできる。したがって、システム設計が簡単になる。ま
た、データを1ケ所に集めたり、分配したりする必要が
ないので処理が高速である。
(2)各処理装置に処理を分散させ、かつ、システム全
体を管理する管理用処理装置をなくしているため、1つ
の処理装置(管理用処理装置)の故障がただちにシステ
ムダウンにつながるような事態をさけることができる。
体を管理する管理用処理装置をなくしているため、1つ
の処理装置(管理用処理装置)の故障がただちにシステ
ムダウンにつながるような事態をさけることができる。
また、前述のアービトレイターやディストリビュータが
不要であり、システム構造が簡単になる。
不要であり、システム構造が簡単になる。
(3)各処理装置での仕事実行手順は同じであり。
また、メツセージに送信先アドレスを付けない送信方式
を採用しているため、システムの拡張、縮小が容易であ
る。
を採用しているため、システムの拡張、縮小が容易であ
る。
(4)各処理装置は独立に動作し、波列処理ができるの
で、システム全体の処理が高速にできる。
で、システム全体の処理が高速にできる。
第1図は本発明のシステムの全体構成図、第2図は処理
装置のブロック図、第3図はメツセージの構成図、第4
図(A)〜(E)は本システムのデータの流れを示す概
略図、第5図はバッファレジスタに記憶されるデータの
構成図である。 11〜16・・・処理装置、21〜26・・・伝送制御
装置、3・・・伝送路、111〜lln・・・バッファ
レジスタ。 一
装置のブロック図、第3図はメツセージの構成図、第4
図(A)〜(E)は本システムのデータの流れを示す概
略図、第5図はバッファレジスタに記憶されるデータの
構成図である。 11〜16・・・処理装置、21〜26・・・伝送制御
装置、3・・・伝送路、111〜lln・・・バッファ
レジスタ。 一
Claims (1)
- 【特許請求の範囲】 1、複数のプログラムユニットを備え、該プログラムユ
ニットの処理結果を情報媒体に送出する機能を有する情
報システムにおいて、上記複数のプログラムユニットは
、該実行結果を上記情報媒体に送出するステップと、上
記情報媒体に送出された情報が自己に必要な情報か否か
を判断するステップと、上記プログラムユニットの処理
に必要な情報が揃ったか否かを検知するステップと、該
情報が揃ったとき自己の処理を実行するステップを有す
ることを特徴とする分散処理方法。 2、上記情報システムが共通伝送路に接続された複数の
情報処理装置よりなり、上記プログラムユニットが該情
報処理装置に分散して配置されており、各プログラムユ
ニットの入力情報および出力情報を上記共通伝送路を介
して報知する第1項記載の分散処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179943A JPS6242260A (ja) | 1986-08-01 | 1986-08-01 | 情報処理システムにおける処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61179943A JPS6242260A (ja) | 1986-08-01 | 1986-08-01 | 情報処理システムにおける処理方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130381A Division JPS57146361A (en) | 1981-03-06 | 1981-03-06 | Decentralized processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242260A true JPS6242260A (ja) | 1987-02-24 |
| JPH0520782B2 JPH0520782B2 (ja) | 1993-03-22 |
Family
ID=16074656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61179943A Granted JPS6242260A (ja) | 1986-08-01 | 1986-08-01 | 情報処理システムにおける処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6242260A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521156A (ja) * | 2000-01-24 | 2003-07-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 単一のリングデータバス接続構成を用いてメモリを共有する装置および方法 |
| JP2010206517A (ja) * | 2009-03-03 | 2010-09-16 | Canon Inc | データ処理装置、データ処理装置の制御方法、およびプログラム |
| US10386889B2 (en) | 2013-12-11 | 2019-08-20 | Apple Inc. | Cover glass for an electronic device |
| US10398043B2 (en) | 2010-09-17 | 2019-08-27 | Apple Inc. | Glass enclosure |
| US10496135B2 (en) | 2014-02-28 | 2019-12-03 | Apple Inc. | Exposed glass article with enhanced stiffness for portable electronic device housing |
| US10551722B2 (en) | 2012-01-10 | 2020-02-04 | Apple Inc. | Fused opaque and clear glass for camera or display window |
| US10574800B2 (en) | 2011-09-29 | 2020-02-25 | Apple Inc. | Multi-layer transparent structures for electronic device housings |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181537A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | |
| JPS5580160A (en) * | 1978-12-13 | 1980-06-17 | Nec Corp | Fault detection unit in multi-electronic computer system |
| JPS55147737A (en) * | 1979-05-08 | 1980-11-17 | Nec Corp | Operation unit for variable pipe line |
-
1986
- 1986-08-01 JP JP61179943A patent/JPS6242260A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5181537A (ja) * | 1975-01-16 | 1976-07-16 | Hitachi Ltd | |
| JPS5580160A (en) * | 1978-12-13 | 1980-06-17 | Nec Corp | Fault detection unit in multi-electronic computer system |
| JPS55147737A (en) * | 1979-05-08 | 1980-11-17 | Nec Corp | Operation unit for variable pipe line |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521156A (ja) * | 2000-01-24 | 2003-07-08 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 単一のリングデータバス接続構成を用いてメモリを共有する装置および方法 |
| JP2010206517A (ja) * | 2009-03-03 | 2010-09-16 | Canon Inc | データ処理装置、データ処理装置の制御方法、およびプログラム |
| US9021126B2 (en) | 2009-03-03 | 2015-04-28 | Canon Kabushiki Kaisha | Data processing apparatus and method for controlling data processing apparatus |
| US10148455B2 (en) | 2009-03-03 | 2018-12-04 | Canon Kabushiki Kaisha | Data processing apparatus, method for controlling data processing apparatus, and program |
| US11785729B2 (en) | 2010-09-17 | 2023-10-10 | Apple Inc. | Glass enclosure |
| US10398043B2 (en) | 2010-09-17 | 2019-08-27 | Apple Inc. | Glass enclosure |
| US12219720B2 (en) | 2010-09-17 | 2025-02-04 | Apple Inc. | Glass enclosure |
| US10765020B2 (en) | 2010-09-17 | 2020-09-01 | Apple Inc. | Glass enclosure |
| US10574800B2 (en) | 2011-09-29 | 2020-02-25 | Apple Inc. | Multi-layer transparent structures for electronic device housings |
| US10551722B2 (en) | 2012-01-10 | 2020-02-04 | Apple Inc. | Fused opaque and clear glass for camera or display window |
| US10386889B2 (en) | 2013-12-11 | 2019-08-20 | Apple Inc. | Cover glass for an electronic device |
| US10496135B2 (en) | 2014-02-28 | 2019-12-03 | Apple Inc. | Exposed glass article with enhanced stiffness for portable electronic device housing |
| US10579101B2 (en) | 2014-02-28 | 2020-03-03 | Apple Inc. | Exposed glass article with enhanced stiffness for portable electronic device housing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0520782B2 (ja) | 1993-03-22 |
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