JPS6242394B2 - - Google Patents
Info
- Publication number
- JPS6242394B2 JPS6242394B2 JP57012525A JP1252582A JPS6242394B2 JP S6242394 B2 JPS6242394 B2 JP S6242394B2 JP 57012525 A JP57012525 A JP 57012525A JP 1252582 A JP1252582 A JP 1252582A JP S6242394 B2 JPS6242394 B2 JP S6242394B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- region
- type
- electrode
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010891 electric arc Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Bipolar Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
この発明は集積回路の保護装置に関する。
多くの型の電気装置は、高電圧の過渡的変化に
より損傷を受けやすい集積回路装置を含んでい
る。
より損傷を受けやすい集積回路装置を含んでい
る。
例えば、映像および音声信号処理用集積回路を
有するテレビジヨン受像機においては、画像表示
用映像管の陽極は一般に例えば2500Vの高電位に
バイアスされる。この映像管の高電圧陽極が急速
に放電される時に生ずる弧光放電によつて高電圧
の過渡的変化が生ずる。テレビジヨン受像機が正
常な動作状態にある時にでも、映像管の陽極と他
の低電位電極の１つまたはそれ以上との間に放電
が起こる。何れの場合にも映像管の放電は集積回
路端子にしばしば100ボルト以上の正負のピーク
を持ち、１ないし数マイクロ秒続く高電圧の過渡
的変化を生ずる。
有するテレビジヨン受像機においては、画像表示
用映像管の陽極は一般に例えば2500Vの高電位に
バイアスされる。この映像管の高電圧陽極が急速
に放電される時に生ずる弧光放電によつて高電圧
の過渡的変化が生ずる。テレビジヨン受像機が正
常な動作状態にある時にでも、映像管の陽極と他
の低電位電極の１つまたはそれ以上との間に放電
が起こる。何れの場合にも映像管の放電は集積回
路端子にしばしば100ボルト以上の正負のピーク
を持ち、１ないし数マイクロ秒続く高電圧の過渡
的変化を生ずる。
テレビジヨン受像機における高電圧の過渡的変
化の他の原因は静電的放電である。蓄積された静
電荷は利用者がテレビジヨン受像機を制御するこ
とにより放電し、それによつて高電圧の過渡的変
化が発生してそのテレビジヨン受像機ゑ集積回路
に損傷を与える。
化の他の原因は静電的放電である。蓄積された静
電荷は利用者がテレビジヨン受像機を制御するこ
とにより放電し、それによつて高電圧の過渡的変
化が発生してそのテレビジヨン受像機ゑ集積回路
に損傷を与える。
この発明は１対の相補導電型のトランジスタと
この半導体構体と一体の（線形または非線形）抵
抗素子とを含む集積回路の半導体保護回路に実施
される。この相補導電型トランジスタ対と抵抗素
子とは、その２端子間の電位差が所定閾値を超え
た時に高電流を導通し得る２端子装置を形成する
よう配置されている。保護回路はその一端子が保
護すべき回路の回路端子に接続され、他方の端子
は動作電源に接続されている。
この半導体構体と一体の（線形または非線形）抵
抗素子とを含む集積回路の半導体保護回路に実施
される。この相補導電型トランジスタ対と抵抗素
子とは、その２端子間の電位差が所定閾値を超え
た時に高電流を導通し得る２端子装置を形成する
よう配置されている。保護回路はその一端子が保
護すべき回路の回路端子に接続され、他方の端子
は動作電源に接続されている。
保護される回路の回路端子の電位が動作電源電
位より所定閾値に等しい値だけ高くなると、この
保護回路は導電状態になつて集積回路が損傷され
ないよう保護する。
位より所定閾値に等しい値だけ高くなると、この
保護回路は導電状態になつて集積回路が損傷され
ないよう保護する。
第１図に示すように、半導体回路はＰ型シリコ
ン材料の基板１０上に作られる。まず基板１０上
にN-型のエピタキシヤル層１２を設け、その中
にＰ型領域１４を形成してN-型層１２との間に
PN接合を形成する。またN-型エピタキシヤル層
１２内に他のＰ型領域１６を形成してエピタキシ
ヤル層１２との間にPN接合を形成する。さらに
Ｐ型領域１６内にN+型領域１８を形成してＰ型
領域１６との間にPN接合を形成する。N-型エピ
タキシヤル層１２内に他のN+型領域２０を形成
する。Ｐ型領域１４と１６の下に埋込みN+型ポ
ケツト１１を設ける。
ン材料の基板１０上に作られる。まず基板１０上
にN-型のエピタキシヤル層１２を設け、その中
にＰ型領域１４を形成してN-型層１２との間に
PN接合を形成する。またN-型エピタキシヤル層
１２内に他のＰ型領域１６を形成してエピタキシ
ヤル層１２との間にPN接合を形成する。さらに
Ｐ型領域１６内にN+型領域１８を形成してＰ型
領域１６との間にPN接合を形成する。N-型エピ
タキシヤル層１２内に他のN+型領域２０を形成
する。Ｐ型領域１４と１６の下に埋込みN+型ポ
ケツト１１を設ける。
N-型エピタキシヤル層１２の表面に例えば２
酸化シリコンの絶縁層２２を設け、領域１４，１
８および２０の上の絶縁層２２にその各領域に電
気的接触を行なうための開口を設ける。絶縁層２
２上には例えばアルミニウムの導電層２６を設け
て領域１８と２０を接触させる。導電層２６はさ
らに端子３０に接続して正の動作電圧V+を受け
るようにする。絶縁層２２の開口を通つて例えば
アルミニウムの導電層２４を延ばして領域１４と
接触させる。この領域１４には導電層２４を介し
て接合パツド２８を接続し、この接合パツド２８
をさらに集積回路上のどこかに設けられた利用回
路（図示せず）の入力端子または出力端子に接続
する。P+型領域３２はエピタキシヤル層１２の
表面から基板１０に延び、エピタキシヤル層１２
を囲んで基板１２上の他の回路から保護回路を絶
縁している。
酸化シリコンの絶縁層２２を設け、領域１４，１
８および２０の上の絶縁層２２にその各領域に電
気的接触を行なうための開口を設ける。絶縁層２
２上には例えばアルミニウムの導電層２６を設け
て領域１８と２０を接触させる。導電層２６はさ
らに端子３０に接続して正の動作電圧V+を受け
るようにする。絶縁層２２の開口を通つて例えば
アルミニウムの導電層２４を延ばして領域１４と
接触させる。この領域１４には導電層２４を介し
て接合パツド２８を接続し、この接合パツド２８
をさらに集積回路上のどこかに設けられた利用回
路（図示せず）の入力端子または出力端子に接続
する。P+型領域３２はエピタキシヤル層１２の
表面から基板１０に延び、エピタキシヤル層１２
を囲んで基板１２上の他の回路から保護回路を絶
縁している。
第２図は抵抗素子が線形の場合の第１図の構体
の回路図である。保護回路はNPNトランジスタ
Ｑ１、PNPトランジスタＱ２および抵抗器Ｒで示
す線形抵抗素子から成る。トランジスタＱ１のエ
ミツタ電極１１８、ベース電極１１６、コレクタ
電極１１２はそれぞれ第１図の領域１８，１６お
よび１２に対応し、トランジスタＱ２のエミツタ
電極１１４、ベース電極１１２およびコレクタ電
極１１６はそれぞれ第１図の領域１４，１２およ
び１６に対応する。１２０で示す抵抗器ＲはＱ２
のベース電極１１２とＱ１のエミツタ電極１１８
との間に接続され、第１図のＰ領域１６とN+領
域２０との間のN-型エピタキシヤル層１２の領
域に対応している。トランジスタＱ１のエミツタ
電極と抵抗器Ｒとの間の導体１２６は第１図の導
電層２６に対応している。
の回路図である。保護回路はNPNトランジスタ
Ｑ１、PNPトランジスタＱ２および抵抗器Ｒで示
す線形抵抗素子から成る。トランジスタＱ１のエ
ミツタ電極１１８、ベース電極１１６、コレクタ
電極１１２はそれぞれ第１図の領域１８，１６お
よび１２に対応し、トランジスタＱ２のエミツタ
電極１１４、ベース電極１１２およびコレクタ電
極１１６はそれぞれ第１図の領域１４，１２およ
び１６に対応する。１２０で示す抵抗器ＲはＱ２
のベース電極１１２とＱ１のエミツタ電極１１８
との間に接続され、第１図のＰ領域１６とN+領
域２０との間のN-型エピタキシヤル層１２の領
域に対応している。トランジスタＱ１のエミツタ
電極と抵抗器Ｒとの間の導体１２６は第１図の導
電層２６に対応している。
抵抗器Ｒの値はN-型エピタキシヤル層１２の
抵抗率およびＰ型領域１６とN+型領域２０との
間のN-型エピタキシヤル層の寸法形状（第１
図）によつて決まる。例えば、抵抗器Ｒの抵抗値
はN+型領域２０をＰ型領域１６から離すと大き
くなり、埋込みN+型領域１１はN-型エピタキシ
ヤル層１２の抵抗値を著しく低下させる。従つ
て、埋込みN+型領域１１はＰ型領域１４，１６
の直下にあるが、Ｐ型領域１６とN+型領域２０
の間のN-型エピタキシヤル層１２の部分の下ま
では延びていない。
抵抗率およびＰ型領域１６とN+型領域２０との
間のN-型エピタキシヤル層の寸法形状（第１
図）によつて決まる。例えば、抵抗器Ｒの抵抗値
はN+型領域２０をＰ型領域１６から離すと大き
くなり、埋込みN+型領域１１はN-型エピタキシ
ヤル層１２の抵抗値を著しく低下させる。従つ
て、埋込みN+型領域１１はＰ型領域１４，１６
の直下にあるが、Ｐ型領域１６とN+型領域２０
の間のN-型エピタキシヤル層１２の部分の下ま
では延びていない。
第２図ではトランジスタＱ１とＱ２がシリコン
制御整流器（SCR）を構成するように接続され
ている。すなわちＱ１のベース電極はＱ２のコレ
クタ電極にＱ２のベース電極はＱ１のコレクタ電
極に接続され、抵抗器ＲはトランジスタＱ１のコ
レクタ・エミツタ間導電路と並列に接続されてい
る。
制御整流器（SCR）を構成するように接続され
ている。すなわちＱ１のベース電極はＱ２のコレ
クタ電極にＱ２のベース電極はＱ１のコレクタ電
極に接続され、抵抗器ＲはトランジスタＱ１のコ
レクタ・エミツタ間導電路と並列に接続されてい
る。
第３図はN+型の埋込み領域１１を有する通常
Ｐ型のシリコン材料から成る基板１０上に形成さ
れた半導体回路を示す。基板１０上にN-型のエ
ピタキシヤル層１２が設けられ、そのN-型エピ
タキシヤル層１２内にＰ型領域１４が形成されて
両者の間にPN接合が形成されている。N-型エピ
タキシヤル層１２内にはさらに他のＰ型領域１６
が形成されて両者の間にPN接合が形成され、そ
のＰ型領域１６内にはN+領域１８が形成されて
そのＰ型領域１６との間にPN接合が形成されて
いる。領域１２，１６および１８の組合せはそれ
ぞれトランジスタＱ１のコレクタ・ベースおよび
エミツタを表わす。この実施例においては、N-
型エピタキシヤル層１２内にＰ型領域３８が形成
され、そのＰ型領域３８内にN+領域２０が形成
されている。領域２０，３８およびＰ型領域３８
に隣接してN-型エピタキシヤル層１２内に形成
されたN+型領域３６はトランジスタＱ３のエミ
ツタ・ベースおよびコレクタを表わす。Ｐ型領域
１４，１６および３８の下には埋込みN+型ポケ
ツト１１が設けられている。
Ｐ型のシリコン材料から成る基板１０上に形成さ
れた半導体回路を示す。基板１０上にN-型のエ
ピタキシヤル層１２が設けられ、そのN-型エピ
タキシヤル層１２内にＰ型領域１４が形成されて
両者の間にPN接合が形成されている。N-型エピ
タキシヤル層１２内にはさらに他のＰ型領域１６
が形成されて両者の間にPN接合が形成され、そ
のＰ型領域１６内にはN+領域１８が形成されて
そのＰ型領域１６との間にPN接合が形成されて
いる。領域１２，１６および１８の組合せはそれ
ぞれトランジスタＱ１のコレクタ・ベースおよび
エミツタを表わす。この実施例においては、N-
型エピタキシヤル層１２内にＰ型領域３８が形成
され、そのＰ型領域３８内にN+領域２０が形成
されている。領域２０，３８およびＰ型領域３８
に隣接してN-型エピタキシヤル層１２内に形成
されたN+型領域３６はトランジスタＱ３のエミ
ツタ・ベースおよびコレクタを表わす。Ｐ型領域
１４，１６および３８の下には埋込みN+型ポケ
ツト１１が設けられている。
N-型エピタキシヤル層１２の表面には例えば
２酸化シリコンの絶縁層２２が設けられている。
領域１４，１８，３６，３８および２０の上の絶
縁層２２にはそれらの領域に電気的接触を形成す
るための開口が設けられ、例えばアルミニウムの
導電接触部２６が絶縁層２２を通り抜けて領域１
８にオーム接触し、また例えばアルミニウムの導
電接触部３４が領域３６および３８にオーム接触
し、Ｑ３のベース領域とコレクタ領域とを短絡し
てダイオードを形成している。導電接触部２６は
さらに導線４２によつて正の動作電源V+の端子
３０に接続されている。また例えばアルミニウム
の導電層２４は絶縁層２２の開口を通り抜けて領
域１４と接触し、この領域１４には導電層２４を
介して接合パツド２８が接続され、その接合パツ
ド２８はさらに集積回路上のどこかに設けられた
利用回路（図示せず）の入力または出力端子に接
続されている。P+型絶縁領域３２がエピタキシ
ヤル層１２の表面から基板１０に延びると同時に
エピタキシヤル層１２を包囲してその保護回路を
基板１２上の他の回路から絶縁している。絶縁領
域３２が形成された時に領域１４にもP+型領域
４０が形成されることに注意すべきである。この
付加領域４０はエミツタ注入効率を向上すると共
にＱ２の接触抵抗または導通抵抗を低下させる。
２酸化シリコンの絶縁層２２が設けられている。
領域１４，１８，３６，３８および２０の上の絶
縁層２２にはそれらの領域に電気的接触を形成す
るための開口が設けられ、例えばアルミニウムの
導電接触部２６が絶縁層２２を通り抜けて領域１
８にオーム接触し、また例えばアルミニウムの導
電接触部３４が領域３６および３８にオーム接触
し、Ｑ３のベース領域とコレクタ領域とを短絡し
てダイオードを形成している。導電接触部２６は
さらに導線４２によつて正の動作電源V+の端子
３０に接続されている。また例えばアルミニウム
の導電層２４は絶縁層２２の開口を通り抜けて領
域１４と接触し、この領域１４には導電層２４を
介して接合パツド２８が接続され、その接合パツ
ド２８はさらに集積回路上のどこかに設けられた
利用回路（図示せず）の入力または出力端子に接
続されている。P+型絶縁領域３２がエピタキシ
ヤル層１２の表面から基板１０に延びると同時に
エピタキシヤル層１２を包囲してその保護回路を
基板１２上の他の回路から絶縁している。絶縁領
域３２が形成された時に領域１４にもP+型領域
４０が形成されることに注意すべきである。この
付加領域４０はエミツタ注入効率を向上すると共
にＱ２の接触抵抗または導通抵抗を低下させる。
第４図は抵抗素子がダイオードの形の非線形抵
抗素子である場合の第３図の構体の回路図であ
る。保護回路はNPNトランジスタＱ１、PNPト
ランジスタＱ２およびダイオード接続された
NPNトランジスタＱ３により形成された非線形
抵抗素子を含んでいる。トランジスタＱ１のエミ
ツタ電極１１８、ベース電極１１６およびコレク
タ電極１１２はそれぞれ第３図の領域１８，１６
および１２に対応し、トランジスタＱ２のエミツ
タ電極１１４ベース電極１１２およびコレクタ電
極１１６はそれぞれ第３図の領域１４，１２およ
び１６に対応している。ダイオード接続されたＱ
３はＱ２のベース電極と動作電源３０との間に接
続されている。Ｑ３のベース領域１３８とコレク
タ領域１３６とは接触部３４（第３図）によつて
短絡されてダイオードを形成し、エミツタ領域１
２０（第３図の領域２０）は導体１４４（第３図
の導体４４）によつて動作電源３０に接続されて
いる。この装置を完成するため、Ｑ３のエミツタ
１２０とＱ３のエミツタ１１８とが導線１２６に
より（第３図の接触部２６と導線４２を介して）
電源３０に接続されている。
抗素子である場合の第３図の構体の回路図であ
る。保護回路はNPNトランジスタＱ１、PNPト
ランジスタＱ２およびダイオード接続された
NPNトランジスタＱ３により形成された非線形
抵抗素子を含んでいる。トランジスタＱ１のエミ
ツタ電極１１８、ベース電極１１６およびコレク
タ電極１１２はそれぞれ第３図の領域１８，１６
および１２に対応し、トランジスタＱ２のエミツ
タ電極１１４ベース電極１１２およびコレクタ電
極１１６はそれぞれ第３図の領域１４，１２およ
び１６に対応している。ダイオード接続されたＱ
３はＱ２のベース電極と動作電源３０との間に接
続されている。Ｑ３のベース領域１３８とコレク
タ領域１３６とは接触部３４（第３図）によつて
短絡されてダイオードを形成し、エミツタ領域１
２０（第３図の領域２０）は導体１４４（第３図
の導体４４）によつて動作電源３０に接続されて
いる。この装置を完成するため、Ｑ３のエミツタ
１２０とＱ３のエミツタ１１８とが導線１２６に
より（第３図の接触部２６と導線４２を介して）
電源３０に接続されている。
抵抗器Ｒ（第１図）の抵抗値はＮ型エピタキシ
ヤル層１２の抵抗率とＰ型領域１６とN+型領域
２０との間に配置されたＮ型エピタキシヤル層の
寸法形状だけによつて決まる。例えば、抵抗器Ｒ
の抵抗値はN+型領域２０をＰ型領域１６から離
すと大きくすることができる。第２図の回路の場
合と同様、Ｑ２をトリガして回生動作を起こし、
トランジスタＱ１，Ｑ２の構体をラツチするため
にベース電流が必要である。第４図の回路図で
は、Ｑ３（非線形抵抗素子）が順方向にバイアス
された時さらに約0.6ボルトの電圧降下が加わ
り、これをトリガ動作が起こる前に克服しなけれ
ばならないが、Ｑ３のためにこのダイオードに固
有の逆バイアス降伏電圧約７ボルトがN+型ポケ
ツト１１と接触した深い拡散領域４０による約８
ボルトの逆バイアス降伏電圧と共に加わるため、
電源を約12ボルトで作動させるに必要な約15ボル
トの全逆バイアス降伏電圧が得られた。
ヤル層１２の抵抗率とＰ型領域１６とN+型領域
２０との間に配置されたＮ型エピタキシヤル層の
寸法形状だけによつて決まる。例えば、抵抗器Ｒ
の抵抗値はN+型領域２０をＰ型領域１６から離
すと大きくすることができる。第２図の回路の場
合と同様、Ｑ２をトリガして回生動作を起こし、
トランジスタＱ１，Ｑ２の構体をラツチするため
にベース電流が必要である。第４図の回路図で
は、Ｑ３（非線形抵抗素子）が順方向にバイアス
された時さらに約0.6ボルトの電圧降下が加わ
り、これをトリガ動作が起こる前に克服しなけれ
ばならないが、Ｑ３のためにこのダイオードに固
有の逆バイアス降伏電圧約７ボルトがN+型ポケ
ツト１１と接触した深い拡散領域４０による約８
ボルトの逆バイアス降伏電圧と共に加わるため、
電源を約12ボルトで作動させるに必要な約15ボル
トの全逆バイアス降伏電圧が得られた。
第２図と同様、第４図のトランジスタＱ１とＱ
２とはシリコン制御整流器（SCR）を形成する
ように接続されている。すなわちＱ１のベース電
極はＱ２のコレクタ電極に接続され、Ｑ２のベー
ス電極はＱ１のコレクタ電極に接続されている。
ダイオード接続されたＱ３はトランジスタＱ１の
コレクタ・エミツタ間導電路と並列に接続されて
いる。
２とはシリコン制御整流器（SCR）を形成する
ように接続されている。すなわちＱ１のベース電
極はＱ２のコレクタ電極に接続され、Ｑ２のベー
ス電極はＱ１のコレクタ電極に接続されている。
ダイオード接続されたＱ３はトランジスタＱ１の
コレクタ・エミツタ間導電路と並列に接続されて
いる。
このようにして得られる保護回路は、抵抗素子
（第２図の線形抵抗器Ｒまたは第４図のダイオー
ド接続トランジスタ）が通常の３端子SCR装置
が端子間電圧が所定の閾値を超えたとき導通する
２端子装置に変える点で通常のSCR装置と異な
つている。さらに通常のSCRと異なつて、この
発明はトランジスタＱ１またはＱ２のベース電極
とエミツタ電極との間に抵抗器を必要としない。
（第２図の線形抵抗器Ｒまたは第４図のダイオー
ド接続トランジスタ）が通常の３端子SCR装置
が端子間電圧が所定の閾値を超えたとき導通する
２端子装置に変える点で通常のSCR装置と異な
つている。さらに通常のSCRと異なつて、この
発明はトランジスタＱ１またはＱ２のベース電極
とエミツタ電極との間に抵抗器を必要としない。
どちらの実施例（第２図と第４図）の保護回路
も導線１２６を介して端子３０に接続され、正の
動作電位V+を受ける。この保護回路もまたＱ２
のエミツタ電極で保護すべき利用回路に接続され
る接合パツド２８に接続されている。
も導線１２６を介して端子３０に接続され、正の
動作電位V+を受ける。この保護回路もまたＱ２
のエミツタ電極で保護すべき利用回路に接続され
る接合パツド２８に接続されている。
動作時には通常接合パツド２８の信号がV+以
下の電位で変動する。接合パツド２８の電位が
V+以下である限り、トランジスタＱ２のベー
ス・エミツタ接合は逆バイアスされ、トランジス
タＱ１とトランジスタＱ２とは非導通状態にな
る。
下の電位で変動する。接合パツド２８の電位が
V+以下である限り、トランジスタＱ２のベー
ス・エミツタ接合は逆バイアスされ、トランジス
タＱ１とトランジスタＱ２とは非導通状態にな
る。
接合パツド２８に生ずる高電圧の過渡的変動に
よつてその電位はV+以上の正電圧になる。接合
パツドと電源端子３０との間の電位差がトランジ
スタＱ２，Ｑ３の綜合順バイアスベース・エミツ
タ間電圧（ＶBE）以上になると、トランジスタＱ
２はコレクタ電流を流し始める。トランジスタＱ
２のコレクタ電極を通る電流によりトランジスタ
Ｑ１はベース電流を与えられて導通する。このト
ランジスタＱ１のコレクタ電極を通る電流により
トランジスタＱ２はベース電流が与えられ、この
ためトランジスタＱ２とトランジスタＱ１は高導
電状態に駆動される。高電圧変動によつて接合パ
ツド２８から電源端子３０に供給される電流が最
小維持電流以下になると、トランジスタＱ２は遮
断されてトランジスタＱ１へのベース電流を遮断
し、保護回路は非導通状態になる。このようにし
て接合パツド２８に正電圧を発生する高電圧変動
のエネルギはトランジスタＱ１，Ｑ２の導通によ
つて電源端子３０に放出され、利用回路が損傷か
ら保護される。
よつてその電位はV+以上の正電圧になる。接合
パツドと電源端子３０との間の電位差がトランジ
スタＱ２，Ｑ３の綜合順バイアスベース・エミツ
タ間電圧（ＶBE）以上になると、トランジスタＱ
２はコレクタ電流を流し始める。トランジスタＱ
２のコレクタ電極を通る電流によりトランジスタ
Ｑ１はベース電流を与えられて導通する。このト
ランジスタＱ１のコレクタ電極を通る電流により
トランジスタＱ２はベース電流が与えられ、この
ためトランジスタＱ２とトランジスタＱ１は高導
電状態に駆動される。高電圧変動によつて接合パ
ツド２８から電源端子３０に供給される電流が最
小維持電流以下になると、トランジスタＱ２は遮
断されてトランジスタＱ１へのベース電流を遮断
し、保護回路は非導通状態になる。このようにし
て接合パツド２８に正電圧を発生する高電圧変動
のエネルギはトランジスタＱ１，Ｑ２の導通によ
つて電源端子３０に放出され、利用回路が損傷か
ら保護される。
第１図はこの発明による保護回路を実施した半
導体構体の１実施例の断面図、第２図は第１図の
半導体保護回路の実施例の回路図、第３図はこの
発明による保護回路を実施した半導体構体の他の
実施例の断面図、第４図は第３図の半導体保護回
路の実施例の回路図である。 Ｑ１，１２，１６，１８……第１のトランジス
タ、Ｑ２，１２，１４，１６……第２のトランジ
スタ、１１２，１１６……トランジスタ接続手
段、３０……電源端子、２６，１２６……電源端
子接続手段、２８……信号端子、２４……信号端
子接続手段、Ｒ……抵抗素子。
導体構体の１実施例の断面図、第２図は第１図の
半導体保護回路の実施例の回路図、第３図はこの
発明による保護回路を実施した半導体構体の他の
実施例の断面図、第４図は第３図の半導体保護回
路の実施例の回路図である。 Ｑ１，１２，１６，１８……第１のトランジス
タ、Ｑ２，１２，１４，１６……第２のトランジ
スタ、１１２，１１６……トランジスタ接続手
段、３０……電源端子、２６，１２６……電源端
子接続手段、２８……信号端子、２４……信号端
子接続手段、Ｒ……抵抗素子。
Claims (1)
- １ 半導体材料の基体内に形成され、それぞれエ
ミツタ、ベースおよびコレクタの各電極を有する
互いに反対の導電型の第１および第２のトランジ
スタと、上記第１のトランジスタのベース電極を
上記第２のトランジスタのコレクタ電極に接続す
る手段および上記第２のトランジスタのベース電
極を上記第１のトランジスタのコレクタ電極に接
続する手段とを含み、上記第１および第２のトラ
ンジスタをSCR型装置として接続する手段と、
動作電位源に接続される電源端子と、上記電源端
子を上記第１のトランジスタのエミツタ電極に接
続する手段と、利用回路に接続される信号端子
と、上記第２のトランジスタのエミツタ電極を上
記信号端子に接続する手段とを含み、上記第２の
トランジスタのベース電極と上記電源端子との間
に抵抗器が接続されていることを特徴とする保護
回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US23035781A | 1981-01-30 | 1981-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57147268A JPS57147268A (en) | 1982-09-11 |
| JPS6242394B2 true JPS6242394B2 (ja) | 1987-09-08 |
Family
ID=22864908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57012525A Granted JPS57147268A (en) | 1981-01-30 | 1982-01-27 | Protecting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57147268A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3443770A1 (de) * | 1984-11-30 | 1986-06-05 | Robert Bosch Gmbh, 7000 Stuttgart | Monolithisch integrierte, verpolungsgeschuetzte schaltung |
-
1982
- 1982-01-27 JP JP57012525A patent/JPS57147268A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57147268A (en) | 1982-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4567500A (en) | Semiconductor structure for protecting integrated circuit devices | |
| US4400711A (en) | Integrated circuit protection device | |
| US4484244A (en) | Protection circuit for integrated circuit devices | |
| US6919603B2 (en) | Efficient protection structure for reverse pin-to-pin electrostatic discharge | |
| US5077591A (en) | Electrostatic discharge protection for semiconductor input devices | |
| US4633283A (en) | Circuit and structure for protecting integrated circuits from destructive transient voltages | |
| US6538266B2 (en) | Protection device with a silicon-controlled rectifier | |
| US5166089A (en) | Method of making electrostatic discharge protection for semiconductor input devices | |
| JP3590706B2 (ja) | 半導体装置の保護素子 | |
| EP0103306B1 (en) | Semiconductor protective device | |
| JPS59155964A (ja) | 過電流保護装置 | |
| US4656491A (en) | Protection circuit utilizing distributed transistors and resistors | |
| JPH0927614A (ja) | 加入者線インタフェース回路用の完全保護部品 | |
| JP2810788B2 (ja) | 過渡電圧制限半導体部品 | |
| KR860000714B1 (ko) | 집적회로 보호장치 | |
| US5148250A (en) | Bipolar transistor as protective element for integrated circuits | |
| JP2505652B2 (ja) | 低トリガ電圧ｓｃｒ保護装置及び構造 | |
| GB2208257A (en) | Overvoltage protector | |
| JP2901275B2 (ja) | 半導体集積回路装置 | |
| JPH0478162A (ja) | 集積回路用保護装置 | |
| US20040245573A1 (en) | Semiconductor device serving as a protecting element | |
| JP2656045B2 (ja) | 静電放電保護回路 | |
| KR0169359B1 (ko) | 반도체 장치의 보호 소자 | |
| JPH06104456A (ja) | ブレークオーバダイオード | |
| JPS58186959A (ja) | 半導体装置 |