JPS6242531B2 - - Google Patents
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- Publication number
- JPS6242531B2 JPS6242531B2 JP55117208A JP11720880A JPS6242531B2 JP S6242531 B2 JPS6242531 B2 JP S6242531B2 JP 55117208 A JP55117208 A JP 55117208A JP 11720880 A JP11720880 A JP 11720880A JP S6242531 B2 JPS6242531 B2 JP S6242531B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- oscillation
- voltage
- input signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/007—Fail-safe circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、変化を繰り返す２つの入力信号の位
相が互に相補関係の時のみ不一致信号を出力する
不一致回路に関するものである。
相が互に相補関係の時のみ不一致信号を出力する
不一致回路に関するものである。
従来、この種の不一致回路として排他的論理和
回路が代表的に知られている。
回路が代表的に知られている。
ところが、この排他的論理和回路では、２つの
入力信号が所定周期の繰り返し信号である場合、
いずれか一方の入力信号が論理“１”または論理
“０”に固定されてしまつた時、または、反対の
状態に固定されてしまつた時でも、他方の入力信
号の繰り返し周期に対応した不一致信号が出力さ
れてしまう。従つて、このような排他的論理和回
路を利用して、２つの入力信号がともに繰り返し
信号であり、かつ、これらの位相が互いに相補関
係にある時のみ、軌道機器等に指令信号を出力す
る不一致回路では、いずれか一方の入力信号が不
正常にもかかわらず、誤つた指令信号（不一致信
号）が出力されてしまい、軌道機器等の動作状態
を安全側に確保することができないという欠点を
有している。すなわち、フエイルセーフ性を確保
できないという欠点を有している。
入力信号が所定周期の繰り返し信号である場合、
いずれか一方の入力信号が論理“１”または論理
“０”に固定されてしまつた時、または、反対の
状態に固定されてしまつた時でも、他方の入力信
号の繰り返し周期に対応した不一致信号が出力さ
れてしまう。従つて、このような排他的論理和回
路を利用して、２つの入力信号がともに繰り返し
信号であり、かつ、これらの位相が互いに相補関
係にある時のみ、軌道機器等に指令信号を出力す
る不一致回路では、いずれか一方の入力信号が不
正常にもかかわらず、誤つた指令信号（不一致信
号）が出力されてしまい、軌道機器等の動作状態
を安全側に確保することができないという欠点を
有している。すなわち、フエイルセーフ性を確保
できないという欠点を有している。
本発明はこのような欠点を解決するためになさ
れたもので、相補関係として変化を繰り返す２つ
の入力信号が不正常な場合に限らず、不一致回路
の回路素子が故障した場合でも常にフエイルセー
フ性を確保し得る不一致回路を提供することにあ
る。
れたもので、相補関係として変化を繰り返す２つ
の入力信号が不正常な場合に限らず、不一致回路
の回路素子が故障した場合でも常にフエイルセー
フ性を確保し得る不一致回路を提供することにあ
る。
以下、図示する実施例に基づき本発明を詳細に
説明する。
説明する。
第１図は本発明の一実施例を示す回路図であ
る。同図において、１は接地回路等の共通電位点
を共有するとともに互いに相補関係として変化を
繰り返す２つの入力信号S1，S2を倍電圧整流し、
共通端子COMを基準として正電圧＋Vcおよび負
電圧−Vgを出力する倍電圧整流回路であつて、
ダイオードD1，D2およびコンデンサC1，C2とか
ら成る。
る。同図において、１は接地回路等の共通電位点
を共有するとともに互いに相補関係として変化を
繰り返す２つの入力信号S1，S2を倍電圧整流し、
共通端子COMを基準として正電圧＋Vcおよび負
電圧−Vgを出力する倍電圧整流回路であつて、
ダイオードD1，D2およびコンデンサC1，C2とか
ら成る。
２は倍電圧整流回路１から共通端子COMに対
し正電圧＋Vcおよび負電圧−Vgが共に出力され
ている時のみ、所定周波数の発振信号Ｆを出力す
る発振回路、３は発振信号Ｆを整流し、その整流
出力を２つの相補入力信号S1，S2の不一致信号S3
として出力する整流回路であつて、トランスＴ、
ダイオードD3、コンデンサC3とから成る。
し正電圧＋Vcおよび負電圧−Vgが共に出力され
ている時のみ、所定周波数の発振信号Ｆを出力す
る発振回路、３は発振信号Ｆを整流し、その整流
出力を２つの相補入力信号S1，S2の不一致信号S3
として出力する整流回路であつて、トランスＴ、
ダイオードD3、コンデンサC3とから成る。
ここで、発振回路２は例えば第３図の一点鎖線
で囲む部分に示すように、電界効果トランジスタ
FETを用いた移相発振回路で構成される。第３
図において、ＲDはドレイン抵抗、R4はゲートバ
イアス抵抗であり、抵抗R1〜R3およびコンデン
サC4〜C7ならびに電界効果トランジスタFETか
らなる部分はCR移相発振器を構成している。そ
して、電界効果トランジスタFETのドレイン出
力から得られる発振信号はトランジスタＱによつ
て増幅されてトランスＴを駆動する構成になつて
いる。このような構成において、電界効果トラン
ジスタFETの動作特性は、第４図に示すように
正電圧＋Vcおよび負電圧−Vgが共に所定値の時
のみ、動作点Ｂで発振し、負電圧−Vgが所定値
でなければ動作点Ａになつて電界効果トランジス
タFETは飽和し、発振は停止するように設定し
てある。従つて、このような発振回路２は、正電
圧＋Vcおよび負電圧−Vgが共に所定値の時のみ
所定周波数の発振信号を出力する。
で囲む部分に示すように、電界効果トランジスタ
FETを用いた移相発振回路で構成される。第３
図において、ＲDはドレイン抵抗、R4はゲートバ
イアス抵抗であり、抵抗R1〜R3およびコンデン
サC4〜C7ならびに電界効果トランジスタFETか
らなる部分はCR移相発振器を構成している。そ
して、電界効果トランジスタFETのドレイン出
力から得られる発振信号はトランジスタＱによつ
て増幅されてトランスＴを駆動する構成になつて
いる。このような構成において、電界効果トラン
ジスタFETの動作特性は、第４図に示すように
正電圧＋Vcおよび負電圧−Vgが共に所定値の時
のみ、動作点Ｂで発振し、負電圧−Vgが所定値
でなければ動作点Ａになつて電界効果トランジス
タFETは飽和し、発振は停止するように設定し
てある。従つて、このような発振回路２は、正電
圧＋Vcおよび負電圧−Vgが共に所定値の時のみ
所定周波数の発振信号を出力する。
なお、発振回路２からの発振信号Ｆをトランス
Ｔを介してダイオードD3に供給しているのは、
発振回路２におけるトランジスタＱのコレクタ・
エミツタ間が短絡故障を起し、ダイオードD3に
論理“１”（＋Vc）が供給されるのを防止するた
めである。
Ｔを介してダイオードD3に供給しているのは、
発振回路２におけるトランジスタＱのコレクタ・
エミツタ間が短絡故障を起し、ダイオードD3に
論理“１”（＋Vc）が供給されるのを防止するた
めである。
以上のように構成された不一致回路の動作を第
２図のタイムチヤートを用いて説明する。
２図のタイムチヤートを用いて説明する。
まず、第２図の区間ＴAで示すように共通電位
へ帰路の接続された入力信号S1，S2が共になけれ
ば、正電圧＋Vcおよび負電圧−Vgも共に発生し
ない。このため、発振信号Ｆも発生せず、整流回
路３の不一致信号出力S3は論理“０”となる。
へ帰路の接続された入力信号S1，S2が共になけれ
ば、正電圧＋Vcおよび負電圧−Vgも共に発生し
ない。このため、発振信号Ｆも発生せず、整流回
路３の不一致信号出力S3は論理“０”となる。
ところが、区間ＴBでは入力信号S1，S2が互い
に相補関係の変化を繰り返すものとなるため、正
電圧＋Vcおよび負電圧−Vgが共に発生し、これ
に伴い発振回路２は所定周波数の発振信号Ｆを出
力する。これによつて、整流回路３の不一致信号
出力S3は区間ＴBにおいて論理“１”となる。す
なわち、入力信号S1，S2の変化を繰り返す位相が
完全に相補関係となつているため、論理“１”の
不一致信号S3が出力される。
に相補関係の変化を繰り返すものとなるため、正
電圧＋Vcおよび負電圧−Vgが共に発生し、これ
に伴い発振回路２は所定周波数の発振信号Ｆを出
力する。これによつて、整流回路３の不一致信号
出力S3は区間ＴBにおいて論理“１”となる。す
なわち、入力信号S1，S2の変化を繰り返す位相が
完全に相補関係となつているため、論理“１”の
不一致信号S3が出力される。
次に、区間Ｔcでは入力信号S1，S2の変化を繰
り返す位相関係が一致している。このため、正電
圧＋Vcおよび負電圧−Vgが共に発生せず、区間
ＴAの場合と同様に不一致信号出力S3は論理
“０”となる。
り返す位相関係が一致している。このため、正電
圧＋Vcおよび負電圧−Vgが共に発生せず、区間
ＴAの場合と同様に不一致信号出力S3は論理
“０”となる。
ところが、府間ＴDでは入力信号S1のみが繰り
返して入力され、入力信号S2は論理“０”となつ
ている。このため、正電圧＋Vcは発生するが、
負電圧−Vgは発生しない。このため、発振回路
２の発振動作は停止する。その結果、不一致信号
出力S3は論理“０”となる。
返して入力され、入力信号S2は論理“０”となつ
ている。このため、正電圧＋Vcは発生するが、
負電圧−Vgは発生しない。このため、発振回路
２の発振動作は停止する。その結果、不一致信号
出力S3は論理“０”となる。
区間ＴEでは、区間ＴDの場合とは逆に入力信号
S2のみが繰り返し入力されている。このため、負
電圧−Vgのみが発生し、正電圧＋Vcは発生しな
い。このため、発振信号Ｆは発生せず、不一致信
号出力S3は論理“０”となる。さらに、入力信号
S1が“０”、同信号S2が“１”、または、入力信号
S1が“１”、同信号S2が“０”に固定されても発
振信号Ｆの発生がなく、不一致信号出力S3が
“０”となる。このように、本実施例では入力信
号S1，S2が共に繰り返し入力され、かつその繰り
返し変化の位相が互いに相補関係にある時のみ、
論理“１”の不一致信号S3が出力される。また、
各回路の素子が故障した場合、発振信号Ｆは出力
されなくなるため、不一致信号S3は論理“０”と
なり、フエイルセーフ性を確保できる。
S2のみが繰り返し入力されている。このため、負
電圧−Vgのみが発生し、正電圧＋Vcは発生しな
い。このため、発振信号Ｆは発生せず、不一致信
号出力S3は論理“０”となる。さらに、入力信号
S1が“０”、同信号S2が“１”、または、入力信号
S1が“１”、同信号S2が“０”に固定されても発
振信号Ｆの発生がなく、不一致信号出力S3が
“０”となる。このように、本実施例では入力信
号S1，S2が共に繰り返し入力され、かつその繰り
返し変化の位相が互いに相補関係にある時のみ、
論理“１”の不一致信号S3が出力される。また、
各回路の素子が故障した場合、発振信号Ｆは出力
されなくなるため、不一致信号S3は論理“０”と
なり、フエイルセーフ性を確保できる。
第５図は発振回路２の他の実施例を示す回路図
である。同図において、トランジスタQ1，Q2、
抵抗RC1，RC2，RB1，RB2、コンデンサCC1，
CC2はコンプリメンタリ型の自走マルチバイブレ
ータを構成している。
である。同図において、トランジスタQ1，Q2、
抵抗RC1，RC2，RB1，RB2、コンデンサCC1，
CC2はコンプリメンタリ型の自走マルチバイブレ
ータを構成している。
この回路は原理的にコレクタ結合の自走マルチ
バイブレータと同じであるが、Q1にNPNトラン
ジスタ、Q2にPNPトランジスタを使用してコン
プリメンタリ型に構成しているのが特長である。
従つて、この回路においては、トランジスタQ1
に正電圧＋Vc、トランジスタQ2に負電圧−Vgが
加わつた時のみ発振する。
バイブレータと同じであるが、Q1にNPNトラン
ジスタ、Q2にPNPトランジスタを使用してコン
プリメンタリ型に構成しているのが特長である。
従つて、この回路においては、トランジスタQ1
に正電圧＋Vc、トランジスタQ2に負電圧−Vgが
加わつた時のみ発振する。
これによつて、第３図の場合と同様な効果を得
ることができる。特に、この場合には部品点数を
少くできる利点がある。なお、第５図におけるト
ランジスタQ3およびRE1は、第３図のＱ、R5に
該当する。
ることができる。特に、この場合には部品点数を
少くできる利点がある。なお、第５図におけるト
ランジスタQ3およびRE1は、第３図のＱ、R5に
該当する。
以上の説明から明らかなように本発明によれ
ば、互いに相補関係として変化を繰り返す２つの
入力信号が不正常な場合に限らず、不一致回路自
体の回路素子が故障した場合でも常にフエイルセ
ーフ性を確保できる。このため、軌道機器等に適
用すれば極めて有効な効果を発揮する。
ば、互いに相補関係として変化を繰り返す２つの
入力信号が不正常な場合に限らず、不一致回路自
体の回路素子が故障した場合でも常にフエイルセ
ーフ性を確保できる。このため、軌道機器等に適
用すれば極めて有効な効果を発揮する。
第１図は本発明の一実施例を示す回路図、第２
図はその動作を説明するためのタイムチヤート、
第３図は発振回路の詳細構成例を示す回路図、第
４図はその動作特性を示す図、第５図は発振回路
の他の実施例を示す回路図である。 １……倍電圧整流回路、２……発振回路、３…
…整流回路。
図はその動作を説明するためのタイムチヤート、
第３図は発振回路の詳細構成例を示す回路図、第
４図はその動作特性を示す図、第５図は発振回路
の他の実施例を示す回路図である。 １……倍電圧整流回路、２……発振回路、３…
…整流回路。
Claims (1)
- １ 共通電位を共有するとともに互いに相補関係
として変化を繰り返す２つの入力信号を倍電圧整
流し共通端子を基準として正電圧および負電圧を
出力する倍電圧整流回路と、上記正電圧および負
電圧が上記共通端子に対しともに出力されている
時のみ発振信号を出力する発振回路と、トランス
を介する上記発振信号を整流しこの整流出力を上
記２つの入力信号の不一致信号として出力する整
流回路とを備えたことを特徴とする不一致回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11720880A JPS5741041A (en) | 1980-08-26 | 1980-08-26 | Dissidence circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11720880A JPS5741041A (en) | 1980-08-26 | 1980-08-26 | Dissidence circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5741041A JPS5741041A (en) | 1982-03-06 |
| JPS6242531B2 true JPS6242531B2 (ja) | 1987-09-09 |
Family
ID=14706060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11720880A Granted JPS5741041A (en) | 1980-08-26 | 1980-08-26 | Dissidence circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5741041A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54159834A (en) * | 1978-06-08 | 1979-12-18 | Nippon Signal Co Ltd:The | Logic conversion circuit |
-
1980
- 1980-08-26 JP JP11720880A patent/JPS5741041A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5741041A (en) | 1982-03-06 |
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