JPH04245805A - Ｒｃ発振回路 - Google Patents
Ｒｃ発振回路Info
- Publication number
- JPH04245805A JPH04245805A JP3185991A JP3185991A JPH04245805A JP H04245805 A JPH04245805 A JP H04245805A JP 3185991 A JP3185991 A JP 3185991A JP 3185991 A JP3185991 A JP 3185991A JP H04245805 A JPH04245805 A JP H04245805A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- circuit
- capacitive element
- oscillation
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は比較的低い周波数のみを
安定に発振させる三端子ＲＣ発振回路に関する。抵抗素
子・容量素子とインバータとにより構成したＲＣ発振回
路は、簡易な構成で便利であるが、比較的高い周波数で
自励発振したり、電源電圧変動に対し発振周波数が不安
定となる欠点があった。少ない構成の変更で安定な発振
回路を開発することが要望された。
安定に発振させる三端子ＲＣ発振回路に関する。抵抗素
子・容量素子とインバータとにより構成したＲＣ発振回
路は、簡易な構成で便利であるが、比較的高い周波数で
自励発振したり、電源電圧変動に対し発振周波数が不安
定となる欠点があった。少ない構成の変更で安定な発振
回路を開発することが要望された。
【０００２】
【従来の技術】増幅段の出力をＲとＣの素子で構成する
進相または遅相回路を介して、入力側に帰還させて発振
させることは周知である。実用上、増幅段を使用してＲ
Ｃ発振回路を構成することは高価となるため、論理演算
回路を組合せて図６に示す構成としていた。図６におい
て、１，２，３は第１段乃至第３段インバータ、４は容
量素子、５は抵抗素子、６は第１段インバータの入力側
の第１端子、７は第２段・第３段間の第２端子、８は第
３段のインバータの出力側で発振出力端子ともなる第３
端子を示す。図７に示すアンド回路は、図６における第
１段インバータと第２段インバータの縦続接続回路と等
価であるため、実際の回路はアンド回路で構成する。
進相または遅相回路を介して、入力側に帰還させて発振
させることは周知である。実用上、増幅段を使用してＲ
Ｃ発振回路を構成することは高価となるため、論理演算
回路を組合せて図６に示す構成としていた。図６におい
て、１，２，３は第１段乃至第３段インバータ、４は容
量素子、５は抵抗素子、６は第１段インバータの入力側
の第１端子、７は第２段・第３段間の第２端子、８は第
３段のインバータの出力側で発振出力端子ともなる第３
端子を示す。図７に示すアンド回路は、図６における第
１段インバータと第２段インバータの縦続接続回路と等
価であるため、実際の回路はアンド回路で構成する。
【０００３】図６において第１端子６と第２端子７間は
容量素子４により正帰還接続されている。また第１端子
６と第３端子８間は抵抗素子５により負帰還接続されて
いる。したがって、図６に示す回路は正帰還と負帰還と
の兼ね合いにより、発振の動作とその振幅とが制御され
ている。図７に示す回路が非安定マルチバイブレータの
動作を行うことは、各部分に示す符号と、同一符号を使
用して図８に示す動作波形図と共に説明できる。
容量素子４により正帰還接続されている。また第１端子
６と第３端子８間は抵抗素子５により負帰還接続されて
いる。したがって、図６に示す回路は正帰還と負帰還と
の兼ね合いにより、発振の動作とその振幅とが制御され
ている。図７に示す回路が非安定マルチバイブレータの
動作を行うことは、各部分に示す符号と、同一符号を使
用して図８に示す動作波形図と共に説明できる。
【０００４】即ち、図７において、９と示すアンド回路
の一方の端子に当初は電源を接続してないため、“Ｌ”
、第２端子７が“Ｌ”、第３端子８が“Ｈ”となってい
て、容量素子４はＶＤＤまで充電されている。ここでＶ
ＤＤは電源電圧を示す。そのため第１端子６が““Ｈ”
である。次にアンド回路の一方の端子に“Ｈ”を印加し
たとき、図８に示すように、第１端子６が“Ｈ”のため
第２端子７が“Ｈ”となり、第３端子８が“Ｌ”となる
。接続点１０は第２端子７の電圧と容量素子４の電圧と
の和となって、容量素子４の電荷が共通接続点１０と第
３端子８とインバータ３を経て放電し、容量素子の電荷
が逆になり始める。そのため共通接続点１０が“Ｌ”に
下り、第２端子７が“Ｌ”、第３端子が“Ｈ”となって
容量素子が放電して逆極性に充電される。次に第１端子
６が“Ｈ”、第２端子７が“Ｌ”、第３端子が“Ｌ”と
なると容量素子４が放電する。この動作を繰り返してパ
ルス発振を行う。
の一方の端子に当初は電源を接続してないため、“Ｌ”
、第２端子７が“Ｌ”、第３端子８が“Ｈ”となってい
て、容量素子４はＶＤＤまで充電されている。ここでＶ
ＤＤは電源電圧を示す。そのため第１端子６が““Ｈ”
である。次にアンド回路の一方の端子に“Ｈ”を印加し
たとき、図８に示すように、第１端子６が“Ｈ”のため
第２端子７が“Ｈ”となり、第３端子８が“Ｌ”となる
。接続点１０は第２端子７の電圧と容量素子４の電圧と
の和となって、容量素子４の電荷が共通接続点１０と第
３端子８とインバータ３を経て放電し、容量素子の電荷
が逆になり始める。そのため共通接続点１０が“Ｌ”に
下り、第２端子７が“Ｌ”、第３端子が“Ｈ”となって
容量素子が放電して逆極性に充電される。次に第１端子
６が“Ｈ”、第２端子７が“Ｌ”、第３端子が“Ｌ”と
なると容量素子４が放電する。この動作を繰り返してパ
ルス発振を行う。
【０００５】図５に示すＲＣ発振回路は、集積回路のよ
うにまとまった回路の接続端子に抵抗素子・容量素子を
外付けして構成する。発振するパルスの繰り返し周波数
は、時定数Ｒ・Ｃによって定まるため比較的低周波数と
なっている。
うにまとまった回路の接続端子に抵抗素子・容量素子を
外付けして構成する。発振するパルスの繰り返し周波数
は、時定数Ｒ・Ｃによって定まるため比較的低周波数と
なっている。
【０００６】
【発明が解決しようとする課題】図５に示すＲＣ発振回
路において、各素子を外付ける端子は集積回路を構成す
る基板に取付けられることが多いため、端子間には浮遊
容量が存在する。極端な場合は外付けの抵抗素子Ｒ５が
短絡、容量素子Ｃ４がオープンであっても「リングオシ
レータ」として、比較的高周波の発振器となってしまう
。基板上の回路構成のため、端子のうち、第１端子６と
第３端子８とが近接していたときに、異常発振が起こり
易かった。また回路設計の都合上、発振防止のため端子
位置のレイアウトが制限されることが起こった。
路において、各素子を外付ける端子は集積回路を構成す
る基板に取付けられることが多いため、端子間には浮遊
容量が存在する。極端な場合は外付けの抵抗素子Ｒ５が
短絡、容量素子Ｃ４がオープンであっても「リングオシ
レータ」として、比較的高周波の発振器となってしまう
。基板上の回路構成のため、端子のうち、第１端子６と
第３端子８とが近接していたときに、異常発振が起こり
易かった。また回路設計の都合上、発振防止のため端子
位置のレイアウトが制限されることが起こった。
【０００７】本発明の目的は前述の欠点を改善し、イン
バータ３段を縦続接続して構成しても、外付けする抵抗
素子・容量素子の接続を工夫することにより、高周波の
異常発振することを防止できるＲＣ発振回路を提供する
ことにある。
バータ３段を縦続接続して構成しても、外付けする抵抗
素子・容量素子の接続を工夫することにより、高周波の
異常発振することを防止できるＲＣ発振回路を提供する
ことにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、１，２，３は第１段乃
至第３段のインバータ、４は容量素子、６は第１端子、
６は第２端子、８は第３端子兼発振回路出力端子、１１
は第１抵抗素子、１２は第２抵抗素子を示す。インバー
タ１，２，３を３段縦続接続し、第１段の入力側を第１
端子６とし、第２段・第３段間を第２端子７とし、第３
段の出力側を第３端子８とし、各端子に接続した素子に
より第３端子８から第１端子６への帰還経路を構成して
成るＲＣ発振回路において、本発明は下記の構成とする
。即ち、第１端子６に第１抵抗素子１１の一方端を、第
２端子７に容量素子４の一方端を、第３端子８に第２抵
抗素子１２の一方端を、それぞれ接続し、各素子の他方
端子を総て共通接続して構成する。
を示す図である。図１において、１，２，３は第１段乃
至第３段のインバータ、４は容量素子、６は第１端子、
６は第２端子、８は第３端子兼発振回路出力端子、１１
は第１抵抗素子、１２は第２抵抗素子を示す。インバー
タ１，２，３を３段縦続接続し、第１段の入力側を第１
端子６とし、第２段・第３段間を第２端子７とし、第３
段の出力側を第３端子８とし、各端子に接続した素子に
より第３端子８から第１端子６への帰還経路を構成して
成るＲＣ発振回路において、本発明は下記の構成とする
。即ち、第１端子６に第１抵抗素子１１の一方端を、第
２端子７に容量素子４の一方端を、第３端子８に第２抵
抗素子１２の一方端を、それぞれ接続し、各素子の他方
端子を総て共通接続して構成する。
【０００９】
【作用】図１に示す回路では各素子の他方端が接続点１
０において共通接続されているから、正帰還を構成する
端子６と端子８との中間に、端子７と容量素子４が介在
する。そのため端子８から端子６への負帰還接続には、
端子間の浮遊容量が極めて少なくなり、従来のように浮
遊容量に基づく短絡的接続路は構成されず、異常高周波
の発振は起こらない。また容量素子４による端子７から
端子６への正帰還接続においては、第１抵抗素子１１が
直列に挿入されているため、第１抵抗素子１１の抵抗値
の選定を適当に行うことにより、帰還量の調整が容易に
出来て、従来技術と同様な動作により正常な発振が効果
的に出来る。且つ異常高周波の発振は起こらない。
０において共通接続されているから、正帰還を構成する
端子６と端子８との中間に、端子７と容量素子４が介在
する。そのため端子８から端子６への負帰還接続には、
端子間の浮遊容量が極めて少なくなり、従来のように浮
遊容量に基づく短絡的接続路は構成されず、異常高周波
の発振は起こらない。また容量素子４による端子７から
端子６への正帰還接続においては、第１抵抗素子１１が
直列に挿入されているため、第１抵抗素子１１の抵抗値
の選定を適当に行うことにより、帰還量の調整が容易に
出来て、従来技術と同様な動作により正常な発振が効果
的に出来る。且つ異常高周波の発振は起こらない。
【００１０】
【実施例】図２は本発明の実施例の構成を示す回路図で
ある。図２において、１３は電源の電池、１４は電源接
続端子を示し、他の図１，図７と同一符号は同様のもの
を示している。図２の回路の電池１３を端子１４に接続
したとき、発振を開始することは、図７の動作と殆ど同
じである。２０は集積回路の基板を示す。
ある。図２において、１３は電源の電池、１４は電源接
続端子を示し、他の図１，図７と同一符号は同様のもの
を示している。図２の回路の電池１３を端子１４に接続
したとき、発振を開始することは、図７の動作と殆ど同
じである。２０は集積回路の基板を示す。
【００１１】図３は本発明の他の実施例の構成を示す回
路図である。図３において、１５は第１容量素子、１６
は第２容量素子を示し、他の図１，図７と同一符号は同
様のものを示している。図３では第１容量素子１５，第
２容量素子１６の接続される端子が、６と８のように端
子７の両側にあるため、端子６と８との間の浮遊容量が
小さい。発振動作は従来技術と殆ど同じである。
路図である。図３において、１５は第１容量素子、１６
は第２容量素子を示し、他の図１，図７と同一符号は同
様のものを示している。図３では第１容量素子１５，第
２容量素子１６の接続される端子が、６と８のように端
子７の両側にあるため、端子６と８との間の浮遊容量が
小さい。発振動作は従来技術と殆ど同じである。
【００１２】図４は本発明の更に他の実施例の回路構成
を示す図である。図４において、１点鎖線１７より上方
は図１の回路と同じであり、１８は側路用容量素子を示
す。即ち、図４における容量素子４は抵抗素子１２と共
に発振周波数設定用であるが、側路用容量素子１８は前
記発振周波数と比較し、高い周波数に対して接地への側
路用に使用している。容量素子１８を第１段インバータ
の入力側に接続していたため、この端子における入力波
形は高周波分が減少しているため、高周波帯における発
振動作が起こらない。
を示す図である。図４において、１点鎖線１７より上方
は図１の回路と同じであり、１８は側路用容量素子を示
す。即ち、図４における容量素子４は抵抗素子１２と共
に発振周波数設定用であるが、側路用容量素子１８は前
記発振周波数と比較し、高い周波数に対して接地への側
路用に使用している。容量素子１８を第１段インバータ
の入力側に接続していたため、この端子における入力波
形は高周波分が減少しているため、高周波帯における発
振動作が起こらない。
【００１３】図５は本発明の他の実施例の構成を示す回
路図である。１点鎖線１７より上方は、図１の発明の回
路に対し不可となる回路、即ち、端子６，７，８におい
て、端子７に第２抵抗素子を、端子８に容量素子を接続
した場合である。したがってその部分の回路は異常な高
周波帯において極めて発振し易かった。図５の構成によ
り第１端子への入力波形に高周波成分が少なくなり、発
振しにくくなった。基板の回路に伴うレイアウトが制限
されているときに有効である。
路図である。１点鎖線１７より上方は、図１の発明の回
路に対し不可となる回路、即ち、端子６，７，８におい
て、端子７に第２抵抗素子を、端子８に容量素子を接続
した場合である。したがってその部分の回路は異常な高
周波帯において極めて発振し易かった。図５の構成によ
り第１端子への入力波形に高周波成分が少なくなり、発
振しにくくなった。基板の回路に伴うレイアウトが制限
されているときに有効である。
【００１４】
【発明の効果】このようにして本発明によると、抵抗素
子・容量素子を接続する端子の配置について、容量素子
のみを中間端子に、或いは抵抗素子のみを中間端子に接
続するような変更を加えるのみで、浮遊容量を介しての
異常発振を有効に防止することが出来る。或いは既に製
造された発振回路に対しての場合とか、基板における設
計上レイアウトの状況が変更になるような場合でも、側
路素子を使用して容易に簡便に異常発振を防止できる。
子・容量素子を接続する端子の配置について、容量素子
のみを中間端子に、或いは抵抗素子のみを中間端子に接
続するような変更を加えるのみで、浮遊容量を介しての
異常発振を有効に防止することが出来る。或いは既に製
造された発振回路に対しての場合とか、基板における設
計上レイアウトの状況が変更になるような場合でも、側
路素子を使用して容易に簡便に異常発振を防止できる。
【図１】本発明の原理構成を示す図である。
【図２】本発明の実施例の回路構成を示す図である。
【図３】本発明の他の実施例の回路構成を示す図である
。
。
【図４】本発明の更に他の実施例の回路構成を示す図で
ある。
ある。
【図５】本発明の他の実施例の回路構成を示す図である
。
。
【図６】従来のＣＲ発振回路の構成を示す図である。
【図７】図６について実際の回路構成を示す図である。
【図８】図７についての動作波形を示す図である。
１，２，３ 第１段乃至第３段のインバータ４ 容
量素子 ６ 第１端子 ７ 第２端子 ８ 第３端子 １１ 第１抵抗素子 １２ 第２抵抗素子
量素子 ６ 第１端子 ７ 第２端子 ８ 第３端子 １１ 第１抵抗素子 １２ 第２抵抗素子
Claims (3)
- 【請求項１】 インバータ（１）（２）（３） を３
段縦続接続し、第１段の入力側を第１端子（６） とし
、第２段・第３段間を第２端子（７） とし、第３段の
出力側を第３端子（８） とし、各端子に接続した素子
により第３端子（８） から第１端子（６） への帰還
経路を構成して成るＲＣ発振回路において、第１端子（
６） に第１抵抗素子（１１）の一方端を、第２端子（
７） に容量素子（４） の一方端を、第３端子（８）
に第２抵抗素子（１２）の一方端を、それぞれ接続し
、各素子（１１）（４） （１２） の他方端子を総て
共通接続したことを特徴とするＲＣ発振回路。 - 【請求項２】 インバータを３段縦続接続し、第１段
の入力側を第１端子とし、第２段・第３段間を第２端子
とし、第３段の出力側を第３端子とし、各端子に接続し
た素子により第３端子から第１端子への帰還経路を構成
して成るＲＣ発振回路において、第１端子に第１容量素
子の一方端を、第２端子に抵抗素子の一方端を、第３端
子に第２容量素子の一方端を、それぞれ接続し、各素子
の他方端子を総て共通接続したことを特徴とするＲＣ発
振回路。 - 【請求項３】 インバータを３段縦続接続し、第１段
の入力側を第１端子とし、第２段・第３段間を第２端子
とし、第３段の出力側を第３端子とし、各端子に接続し
た素子により第３端子から第１端子への帰還経路を構成
して成るＲＣ発振回路において、第１端子に第１抵抗素
子の一方端を、第２端子に第２抵抗素子または主として
発振周波数設定用となる容量素子の各一方端を、第３端
子に主として発振周波数設定用となる容量素子または第
２抵抗素子の一方端を、それぞれ接続し、各素子の他方
端を総て共通接続し、且つ第１端子と接地間に、発振周
波数より高い周波数に対し側路となる容量素子を接続し
たことを特徴とするＲＣ発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185991A JPH04245805A (ja) | 1991-01-31 | 1991-01-31 | Ｒｃ発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185991A JPH04245805A (ja) | 1991-01-31 | 1991-01-31 | Ｒｃ発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245805A true JPH04245805A (ja) | 1992-09-02 |
Family
ID=12342776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185991A Withdrawn JPH04245805A (ja) | 1991-01-31 | 1991-01-31 | Ｒｃ発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245805A (ja) |
-
1991
- 1991-01-31 JP JP3185991A patent/JPH04245805A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |