JPS5857838B2 - デコ−ド回路 - Google Patents
デコ−ド回路Info
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- JPS5857838B2 JPS5857838B2 JP55187955A JP18795580A JPS5857838B2 JP S5857838 B2 JPS5857838 B2 JP S5857838B2 JP 55187955 A JP55187955 A JP 55187955A JP 18795580 A JP18795580 A JP 18795580A JP S5857838 B2 JPS5857838 B2 JP S5857838B2
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- Japan
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- transistor
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- signal
- bko
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ回路のデコード回路に係り、特に消費
電力を少くしたデコード回路に関する。
電力を少くしたデコード回路に関する。
一般に、デコード回路は、第１図に示すように、チップ
セレクト信号Ｃ８が論理１のエネーブル状態であって、
アドレスＡ、〜Ａｎのｎ本のアドレス信号がオール零に
なったときのそ出力のワード線ＷＤが論理１になる回路
構成を有する。
セレクト信号Ｃ８が論理１のエネーブル状態であって、
アドレスＡ、〜Ａｎのｎ本のアドレス信号がオール零に
なったときのそ出力のワード線ＷＤが論理１になる回路
構成を有する。
すなわち、トランジスタＱ１〜Ｑｎが全てオフ状態で、
トランジスタＴ１がオン状態のとき、トランジスタＴ２
はゲート端子に負荷ＭＯＳトランジスタＴ３を通して電
源電圧Ｖｃｃが加えられるので、オン状態となり、トラ
ンジスタＴ４のゲ゛−ト端子には入力が高レベルになっ
ている反転回路トランジスタＴ５の出力の低レベルが加
えられるので、ワード線ＷＤは選択されて１となる。
トランジスタＴ１がオン状態のとき、トランジスタＴ２
はゲート端子に負荷ＭＯＳトランジスタＴ３を通して電
源電圧Ｖｃｃが加えられるので、オン状態となり、トラ
ンジスタＴ４のゲ゛−ト端子には入力が高レベルになっ
ている反転回路トランジスタＴ５の出力の低レベルが加
えられるので、ワード線ＷＤは選択されて１となる。
このときチップセレクトＣｓ１は論理１になっている。
逆に、アドレス信号Ａ１〜Ａｎの入力の少くとも１つが
論理１になっているときは、トランジスタ’ｒ３ｔ ’
ｒ、を通して電流が流れる状態にあり、出力のワード信
号ＷＤが論理０の不活性状態にある。
論理１になっているときは、トランジスタ’ｒ３ｔ ’
ｒ、を通して電流が流れる状態にあり、出力のワード信
号ＷＤが論理０の不活性状態にある。
従って、このような従来のデコード回路ではワード信号
ＷＤが選択されず、論理０の不活性状態にあるときは、
常に電流はトランジスタＴ３とＴ４を通して流れてしま
う。
ＷＤが選択されず、論理０の不活性状態にあるときは、
常に電流はトランジスタＴ３とＴ４を通して流れてしま
う。
このような選択されないワード信号はメモリワード数Ｎ
のうち、Ｎ−１本もある。
のうち、Ｎ−１本もある。
したがって、従来は相当の電力消費となっていた。
このため、現在のスタティックＲＡＭでは、チップセレ
クトされた活性状態でデコード回路の消費電力は全体の
３５％を占めている。
クトされた活性状態でデコード回路の消費電力は全体の
３５％を占めている。
本発明は、上述の従来の欠点に鑑みて、デコード回路を
ブロック化し、すなわち、メモリのアドレス空間をブロ
ック化することによって、不活性状態のブロックには電
流を流さないようにして、消費電力を減少することので
きるデコード回路を提供することを目的とする。
ブロック化し、すなわち、メモリのアドレス空間をブロ
ック化することによって、不活性状態のブロックには電
流を流さないようにして、消費電力を減少することので
きるデコード回路を提供することを目的とする。
本発明の特徴とするところは、メモリ回路において、ア
ドレス信号を入力してデコードしワード指定信号を出力
するデコード回路であって、そのデコード回路を複数の
ブロックに分割し、前記アドレス信号の一部を入力し１
つのブロックを指定するブロック化信号を出力する手段
を有し前記ブロック化信号が活性化されていない場合、
デコード回路の当該ブロックの内部電流を減少させるこ
とである。
ドレス信号を入力してデコードしワード指定信号を出力
するデコード回路であって、そのデコード回路を複数の
ブロックに分割し、前記アドレス信号の一部を入力し１
つのブロックを指定するブロック化信号を出力する手段
を有し前記ブロック化信号が活性化されていない場合、
デコード回路の当該ブロックの内部電流を減少させるこ
とである。
以下、図面を参照して本発明の一実施例を説明する。
第２図に示すように、上記実施例はブロック信号ＢＫｏ
をゲート端子１０３で受はドレイン端子１０１が電源Ｖ
ｃｃに接続されているトランジスタ１０と、そのソース
端子１０２がドレイン端子２０１に接続されゲート端子
２０３とソース端子２０２が共通に接続された抵抗用Ｍ
Ｏ８Ｉ−ランジスタ２０と、前記トランジスタ２０のソ
ース端子２０２にドレイン端子３０１が接続され、ソー
ス端子３０２は接地されゲート端子３０３は前記ブロッ
ク信号の反転信号ＢＫＯに接続されているＭＯＳトラン
ジスタ３０とを有している。
をゲート端子１０３で受はドレイン端子１０１が電源Ｖ
ｃｃに接続されているトランジスタ１０と、そのソース
端子１０２がドレイン端子２０１に接続されゲート端子
２０３とソース端子２０２が共通に接続された抵抗用Ｍ
Ｏ８Ｉ−ランジスタ２０と、前記トランジスタ２０のソ
ース端子２０２にドレイン端子３０１が接続され、ソー
ス端子３０２は接地されゲート端子３０３は前記ブロッ
ク信号の反転信号ＢＫＯに接続されているＭＯＳトラン
ジスタ３０とを有している。
トランジスタ４０は前記トランジスタ２０のソース端子
２０２に接続されているゲート端子４０３を有し、ドレ
イン端子４０１は電源Ｖｃｃに接続され、ソース端子４
０２はワード信号線ＷＤに接続される。
２０２に接続されているゲート端子４０３を有し、ドレ
イン端子４０１は電源Ｖｃｃに接続され、ソース端子４
０２はワード信号線ＷＤに接続される。
また、トランジスタ５０Ａから５０Ｂまでの複数個のト
ランジスタのゲート端子５０Ａ３から５０Ｂ３にはワー
ドアドレス線ＷＡ１からＷＡｎまでそれぞれ接続され、
ドレイン端子５０Ａ１．５０Ｂ１はは共通に前記トラン
ジスタ２０のソース端子２０２に接続されソース端子５
０Ａ２から５０Ｂ２は共通に接地される。
ランジスタのゲート端子５０Ａ３から５０Ｂ３にはワー
ドアドレス線ＷＡ１からＷＡｎまでそれぞれ接続され、
ドレイン端子５０Ａ１．５０Ｂ１はは共通に前記トラン
ジスタ２０のソース端子２０２に接続されソース端子５
０Ａ２から５０Ｂ２は共通に接地される。
トランジスタ６０のゲート端子６０３はｎ個のトランジ
スタ５０Ａから５０Ｂの共通に接続されたドレイン端子
５０Ａ１から５０Ｂ１に接続され、ドレイン端子６０１
はドレイン端子７０１が電源Ｖｃｃにつながれている負
荷ＭＯ８）ランジスタ１０のゲート端子７０３とソース
端子γ０２に接続される。
スタ５０Ａから５０Ｂの共通に接続されたドレイン端子
５０Ａ１から５０Ｂ１に接続され、ドレイン端子６０１
はドレイン端子７０１が電源Ｖｃｃにつながれている負
荷ＭＯ８）ランジスタ１０のゲート端子７０３とソース
端子γ０２に接続される。
トランジスタ６ｏのソース端子６０２は接地される。
トランジスタ８０はゲート端子８０３がトランジスタ６
０のドレイン端子６０１に接続されドレイン端子８０１
は出力のワード信号線ＷＤに接続され、ソース端子８０
２は接地されている。
０のドレイン端子６０１に接続されドレイン端子８０１
は出力のワード信号線ＷＤに接続され、ソース端子８０
２は接地されている。
第２図に示された回路は複数個あって、複数個で１つの
ブロックを構成している。
ブロックを構成している。
同じブロックに属する第２図と同様の構成を持った回路
の入力には、同じブロック信号ＢＫＯとＢＫｏが入力さ
れている。
の入力には、同じブロック信号ＢＫＯとＢＫｏが入力さ
れている。
したがって、ブロック信号ＢＫｏとＢＫ。の論理に従っ
て、そのブロックを活性状態にするか否かが制御される
。
て、そのブロックを活性状態にするか否かが制御される
。
すなわち、全体のブロックのうち選択されたブロックの
み動作され、選択されないブロックは動作されず、電力
を消費しないように制御される。
み動作され、選択されないブロックは動作されず、電力
を消費しないように制御される。
第２図の実施例において、トランジスタ１０のゲートに
ブロック選択信号ＢＫｏを、ｉ−ランジスタ３０のゲー
トにブロック選択反転信号ＢＫｏをそれぞれ入力する。
ブロック選択信号ＢＫｏを、ｉ−ランジスタ３０のゲー
トにブロック選択反転信号ＢＫｏをそれぞれ入力する。
当該ブ爾ツクのワード信号線ＷＤがワードアドレスＷＡ
、〜ＷＡｎがオール零（低レベル）になることによって
選択されている時、ＢＫＯ＝高レベル、ＢＫｏ＝低レベ
ルである。
、〜ＷＡｎがオール零（低レベル）になることによって
選択されている時、ＢＫＯ＝高レベル、ＢＫｏ＝低レベ
ルである。
このとき、トランジスタ１０はオンとなってトランジス
タ３０と５０Ａ〜５０Ｂのｎ個のトランジスタはｎ入力
のＮＯＲ回路として働き、トランジスタ１０とトランジ
スタ２０にはドレイン電流が流れないから、回路点Ｃ１
にはＶｃｃの電圧が現われ、そこの電圧レベルを高レベ
ルとする。
タ３０と５０Ａ〜５０Ｂのｎ個のトランジスタはｎ入力
のＮＯＲ回路として働き、トランジスタ１０とトランジ
スタ２０にはドレイン電流が流れないから、回路点Ｃ１
にはＶｃｃの電圧が現われ、そこの電圧レベルを高レベ
ルとする。
このとき、反転回路トランジスタ６０のゲート端子６０
３には、高レベルが加わるので、トランジスタ６０には
負荷ＭＯＳトランジスタ１０を介してドレイン電流が流
れ、回路点Ｃ２を低レベルとする。
３には、高レベルが加わるので、トランジスタ６０には
負荷ＭＯＳトランジスタ１０を介してドレイン電流が流
れ、回路点Ｃ２を低レベルとする。
したがって、トランジスタ４０のゲート端子４０３には
高レベル、トランジスタ８０のゲート端子８０３には低
レベルが加わり、それぞれをオンおよびオフする。
高レベル、トランジスタ８０のゲート端子８０３には低
レベルが加わり、それぞれをオンおよびオフする。
このため、ワード信号線ＷＤは高レベルに選択され論理
１を出力する。
１を出力する。
ブロック選択信号ＢＫＯが高レベルのブロックでも、ワ
ードアドレス線ＷＡが選択されていないときは、ドレイ
ン電流が流れず、消費′成力を減少させることができる
。
ードアドレス線ＷＡが選択されていないときは、ドレイ
ン電流が流れず、消費′成力を減少させることができる
。
逆に、当該ブロックが非選択時には、ブロック選択信号
ＢＫｏは低レベル、ブロック選択信号反転信号ＢＫｏは
高レベルとなる。
ＢＫｏは低レベル、ブロック選択信号反転信号ＢＫｏは
高レベルとなる。
このとき、ワードアビレス線ＷＡは高レベルまたは低レ
ベルである。
ベルである。
そして、トランジスタ１０はカットオフされて電流は流
れず、回路点Ｃ１は低レベル、回路点Ｃ２は高レベルと
なり、ワード信号線ＷＤは低レベルとなって論理０を出
力する。
れず、回路点Ｃ１は低レベル、回路点Ｃ２は高レベルと
なり、ワード信号線ＷＤは低レベルとなって論理０を出
力する。
このときのデコーダ回路の当該ブロックの消費電力は零
である。
である。
また、チップセレクト信号Ｃ８二高レベルのときは、ブ
ロック選択信号ＢＫｏが低レベルとすることにより、当
該ブロックはスタンドバイ状態となるから、デコーダに
チップセレクト信号Ｃ８゜Ｃ８を用いれずに、スタンド
バイ状態にする。
ロック選択信号ＢＫｏが低レベルとすることにより、当
該ブロックはスタンドバイ状態となるから、デコーダに
チップセレクト信号Ｃ８゜Ｃ８を用いれずに、スタンド
バイ状態にする。
以上説明したように、本発明によれば、デコーダを多ブ
ロック化し、当該ブロックが選択されてもワードアドレ
ス線がオール零のときおよび当該ブロックが選択されな
いときに、消費電力を零とすることのできるデコーダ回
路を提供できる。
ロック化し、当該ブロックが選択されてもワードアドレ
ス線がオール零のときおよび当該ブロックが選択されな
いときに、消費電力を零とすることのできるデコーダ回
路を提供できる。
なお、ブロック化する信号ＢＫｏ、ＢＫｏは、例えは２
ブ爾ツク化の場合、ワードアドレス線ＷＡの最上位ビッ
ト（ＭＳＢ）を用い、４ブロツク化の場合には、４個の
ブロックの最上位ビットを指定する際、ブ吊ツク選択信
号ＢＫｏをワードアドレス線ＷＡの最上位ビットとワー
ドアドレス線ＷＡの最上位ビットの次のビットとのＡＮ
Ｄをとった信号で行えばよいものである。
ブ爾ツク化の場合、ワードアドレス線ＷＡの最上位ビッ
ト（ＭＳＢ）を用い、４ブロツク化の場合には、４個の
ブロックの最上位ビットを指定する際、ブ吊ツク選択信
号ＢＫｏをワードアドレス線ＷＡの最上位ビットとワー
ドアドレス線ＷＡの最上位ビットの次のビットとのＡＮ
Ｄをとった信号で行えばよいものである。
第１図は従来のデコーダ回路図、第２図は本発明の一実
施例のデコーダ回路図である。 １０．２０，３０，４０，５０Ａ、５０Ｂ。 ６０．７０，８０・・・・・・トランジスタ、０． 、
０２・・・・・・回路点、ＢＫｏ・・・・・・ブロック
選択信号線、ＷＡ・・・・・・ワードアドレス線、ＷＤ
・・・・・・ワード信号線。
施例のデコーダ回路図である。 １０．２０，３０，４０，５０Ａ、５０Ｂ。 ６０．７０，８０・・・・・・トランジスタ、０． 、
０２・・・・・・回路点、ＢＫｏ・・・・・・ブロック
選択信号線、ＷＡ・・・・・・ワードアドレス線、ＷＤ
・・・・・・ワード信号線。
Claims (1)
- １ 各ワード線毎に設けられ、かつ並列に接続された複
数のトランジスタが電源と接地間に設けられ、該ワード
線が非選択の時には、該複数のトランジスタの少なくと
も１つがオンとなるワード線選択回路を有する半導体メ
モリにおいて、１チツプ上の全ワード線選択回路を複数
の群に分け、各群の各ワード線選択回路には自群のワー
ド線が選択された時にオンとなり、選択されない時にオ
フとなるスイッチ手段が該複数のトランジスタに対し直
列に接続されたことを特徴とするデコード回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187955A JPS5857838B2 (ja) | 1980-12-29 | 1980-12-29 | デコ−ド回路 |
| US06/331,289 US4470133A (en) | 1980-12-29 | 1981-12-16 | Memory circuit having a decoder |
| EP81306024A EP0055582B1 (en) | 1980-12-29 | 1981-12-22 | Memory circuit having a decoder |
| DE8181306024T DE3176075D1 (en) | 1980-12-29 | 1981-12-22 | Memory circuit having a decoder |
| IE3067/81A IE53053B1 (en) | 1980-12-29 | 1981-12-23 | Memory circuit having a decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187955A JPS5857838B2 (ja) | 1980-12-29 | 1980-12-29 | デコ−ド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113481A JPS57113481A (en) | 1982-07-14 |
| JPS5857838B2 true JPS5857838B2 (ja) | 1983-12-22 |
Family
ID=16215082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55187955A Expired JPS5857838B2 (ja) | 1980-12-29 | 1980-12-29 | デコ−ド回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4470133A (ja) |
| EP (1) | EP0055582B1 (ja) |
| JP (1) | JPS5857838B2 (ja) |
| DE (1) | DE3176075D1 (ja) |
| IE (1) | IE53053B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS589285A (ja) * | 1981-07-08 | 1983-01-19 | Toshiba Corp | 半導体装置 |
| JPS5933886A (ja) * | 1982-08-20 | 1984-02-23 | Hitachi Ltd | シリコン太陽電池 |
| DE3235662A1 (de) * | 1982-09-27 | 1984-03-29 | Siemens AG, 1000 Berlin und 8000 München | Decoderschaltung fuer auswahlleitungen von halbleiterspeichern |
| EP0112062A3 (en) * | 1982-12-07 | 1986-10-08 | Stc Plc | Semiconductor memories |
| JPS59157884A (ja) * | 1983-02-25 | 1984-09-07 | Nec Corp | 半導体メモリ装置 |
| US4561070A (en) * | 1983-07-01 | 1985-12-24 | Raytheon Company | Integrated circuit memory |
| JPS61199297A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体記憶装置 |
| US4661724A (en) * | 1985-05-06 | 1987-04-28 | Motorola, Inc. | Row decoder |
| US5438295A (en) * | 1993-06-11 | 1995-08-01 | Altera Corporation | Look-up table using multi-level decode |
| US5815024A (en) * | 1993-06-11 | 1998-09-29 | Altera Corporation | Look-up table using multi-level decode |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3815106A (en) * | 1972-05-11 | 1974-06-04 | S Wiedmann | Flip-flop memory cell arrangement |
| US3703710A (en) * | 1970-01-05 | 1972-11-21 | Hitachi Ltd | Semiconductor memory |
| DE2121865C3 (de) * | 1971-05-04 | 1983-12-22 | Ibm Deutschland Gmbh, 7000 Stuttgart | Speicher-Adressierschaltung |
| US3750116A (en) * | 1972-06-30 | 1973-07-31 | Ibm | Half good chip with low power dissipation |
| JPS5667964A (en) * | 1979-11-08 | 1981-06-08 | Nec Corp | Integrated circuit |
-
1980
- 1980-12-29 JP JP55187955A patent/JPS5857838B2/ja not_active Expired
-
1981
- 1981-12-16 US US06/331,289 patent/US4470133A/en not_active Expired - Fee Related
- 1981-12-22 EP EP81306024A patent/EP0055582B1/en not_active Expired
- 1981-12-22 DE DE8181306024T patent/DE3176075D1/de not_active Expired
- 1981-12-23 IE IE3067/81A patent/IE53053B1/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP0055582B1 (en) | 1987-04-01 |
| DE3176075D1 (en) | 1987-05-07 |
| EP0055582A2 (en) | 1982-07-07 |
| US4470133A (en) | 1984-09-04 |
| IE53053B1 (en) | 1988-05-25 |
| IE813067L (en) | 1982-06-29 |
| JPS57113481A (en) | 1982-07-14 |
| EP0055582A3 (en) | 1984-04-11 |
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