JPS6243370B2 - - Google Patents

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JPS6243370B2
JPS6243370B2 JP52109368A JP10936877A JPS6243370B2 JP S6243370 B2 JPS6243370 B2 JP S6243370B2 JP 52109368 A JP52109368 A JP 52109368A JP 10936877 A JP10936877 A JP 10936877A JP S6243370 B2 JPS6243370 B2 JP S6243370B2
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time
period
counter
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JP52109368A
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Kyuichi Haruyama
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Original Assignee
Nippon Electric Co Ltd
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Publication date
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Priority to US05/941,353 priority patent/US4268820A/en
Publication of JPS5442969A publication Critical patent/JPS5442969A/ja
Publication of JPS6243370B2 publication Critical patent/JPS6243370B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0656—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal
    • H03M1/0658—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the time domain, e.g. using intended jitter as a dither signal by calculating a running average of a number of subsequent samples
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/52—Input signal integrated with linear return to datum

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】 本発明はアナログ―デジタル（以下Ａ／Ｄと略
す）変換装置に関し、特に積分方式を用いたＡ／
Ｄ変換装置に関するものである。
積分形Ａ／Ｄ変換器（Integrating Anglog―to
―Digital Converter）の従来例としてはステフ
アンケ―アマン（Stephan K.Ammann）氏発明
の米国特許3316547号が知られている。この変換
方式は所謂２重積分（Dual Slope Integrating）
Ａ／Ｄ変換方式として知られている。第１図およ
び第２図を参照してこのＡ／Ｄ変換技術について
説明する。
第１図に示す如く、この技術によるＡ／Ｄ変換
装置においては、入力抵抗Ｒ、積分コンデンサ
Ｃ、および演算増巾器４から構成される積分器１
にスイツチ１８によつてアナログ信号源２の電圧
V1または基準電圧源３の電圧V2が選択されて入
力され、この積分器１の出力１４はスレツシヨル
ド電圧ＶTとともに比較器５に入力されＶTと比較
される。この比較器５の出力１５は、パルス発生
器６からのパルス信号を他の入力とするANDゲ
ート１３に入力され、ANDゲート１３の出力１
７はカウンタ７に導かれる。さらに制御回路８が
設けられて、フリツプフロツプ９をリセツトおよ
びセツトしてスイツチ１１の閉開を行なうと共
に、カウンタ７をリセツトしてカウント開始状態
とせしめ、かつフリツプフロツプ１０のリセツト
してスイツチ１８の切りかえを行なう。次に第２
図をも参照してこのＡ／Ｄ変換装置の動作につい
て説明する。ここで第２図における（ ）を付し
た符号で示される各波形は第１図の同じ参照符号
で示される部位での波形を示すものである。まず
時点ｔRにおいてリセツト・スタート回路８から
発せられる信号によつてフリツプフロツプ９およ
び１０がリセツトされ、フリツプフロツプ９から
の信号S0によりスイツチ１１は閉状態に設定され
ることにより積分器１の出力はゼロ状態にリセツ
トされる。またフリツプフロツプ１０の信号S1に
よつてスイツチ１８は積分器入力１２にアナログ
信号源を接続する。次いで時点t0で回路８からの
信号によりフリツプフロツプ９のリセツトが解除
されスイツチ１１が開く。この時点t0から積分器
１は変換処理すべきアナログ信号源２の電圧―
V1について積分を開始する。積分器１の積分出
力１４は比較器５によつてスレツシヨールド電圧
ＶTと比較され、出力１４がこのスレツシヨール
ド電圧ＶTを越えた時点（t1）から比較器出力１５
が発生し、ANDゲート１３を開いてパルス発生
器６からのパルスをカウンタ７に入力させる。積
分器１はこのように積分をつづけ、したがつてカ
ウンタ７もカウントをつづけるが、カウンタのカ
ウント数がフルスケールに達すると（時点t2）、
カウンタ７はフルスケール出力１６′を出してフ
リツプフロツプ１０をセツトし、スイツチ１８を
基準電圧源３の方へ切り替えるとともにカウンタ
７の出力カウント数はゼロに復帰する。積分出力
１４が基準値ＶTをこえてカウンタがカウントを
開始してから（t1）フルカウントに達する（t2）ま
での時間をT1とする。スイツチ１８の切りかえ
によつて積分器は基準電圧源３の電圧V2を入力
とする積分を開始することになるが、基準電圧源
３の電圧の極性をアナログ信号源２に対し逆極性
にしてあるので、積分器１は逆積分すなわち時点
t2の積分値の絶対値からの減算を開始する。積分
器出力１４はかくして減少してゆき、ＶTをこえ
ると比較器出力１５がとまり、したがつてパルス
出力１７もとまつてカウンタ７のカウントも停止
する。このときのカウンタ７のカウント出力１６
は積分器１の出力１４が再び比較器５のスレツシ
ヨールド電圧ＶTに到達する時点t3までのt2からの
期間T2のパルスカウント数Ｎを示している。ア
ナログ信号源の電圧―V1による期間T1の積分に
より積分器１の出力１４は△Ｖだけ変化するか
ら、 △Ｖ＝Ｖ１Ｔ１／ＲＣと表わせる。
ここでパルス発生器６の周波数を０、期間
T1のカウンターによるパルスカウント数をＦと
すると、T1＝Ｆ／０であるから △Ｖ＝Ｖ１Ｆ／ＲＣ ０と表わせる。
同様に期間T2における積分器１の出力変化も
△Ｖであり、この期間におけるパルスカウント数
Ｎに対してT2＝Ｎ／０とすると △Ｖ＝Ｖ２Ｔ２／ＲＣ＝Ｖ２Ｎ／ＲＣ ０と表せ
る。
よつてＮ＝Ｖ１／Ｖ２Ｆ又は、T2＝Ｖ１／Ｖ２T1……
(1) が得られる。従つてたとえばＮを２N（ｎ＝
０，１，２…）に選ぶことによつて入力アナログ
電圧V1はカウンタ７のカウント出力数Ｎによつ
て一義的にデイジタル量として表わすことができ
る。
このような従来の積分形Ａ／Ｄ変換器では変換
時間は少くともT1＋T2必要であり、T2の最大値
T2maxはアナログ入力電圧の最大値V1maxによ
り決まり、 T2max＝Ｖ１ｍａｘ／Ｖ２T1となる。
仮りにV1max＝V2とするとT2max＝T1とな
り、変換時間は2T1となる。
又積分器の出力振幅の最大値△Ｖ（max）は △Ｖ（max）＝Ｖ１ｍａｘＦ／ＲＣ ０＝Ｖ１ｍ
ａｘ／ＲＣT1 であり変換精度を上げるためには△Ｖ（max）
を比較的大きな電圧とする必要があり、積分器等
の各構成部分を耐圧の大きなものとしなければな
らないという欠点がある。
本発明の目的は変換時間をより短くする事が出
来、又積分器出力の振幅をより小さくする事の出
来るすなわち耐圧が小さい積分器等の構成部を以
つて実現できる新たな積分形Ａ／Ｄ変換器を提供
することにある。
本発明によるアナログ―デジタル変換装置は、
アナログ入力電源の積分を第一の期間にわたつて
行ないつつこの第一の期間において選択的に、好
ましくは積分値が設定値を越えたときに、アナロ
グ入力電源の積分値を絶対値を減じるように基準
電源をアナログ入力電源に重畳し、次いで第一の
期間の終了時の積分値を基準電源（他の基準電源
または好ましくは先の基準電源と同じもの）によ
つて逆積分し、第一の期間内で基準電源の重畳さ
れている期間と第一の期間後逆積分の開始から積
分値が所定値に至るまでの期間（第二の期間）と
を用いてデジタル出力を得るようにしたことを特
徴とする。本発明によれば、第一の期間内に逆積
分が行なわれるので第一の期間終了時の積分値の
絶対値が小さくなり、したがつて第二の期間が短
縮されて変換時間が短くなるとともに、積分器出
力の低下も達成される効果がある。
なお、以下の説明においては重畳用基準電源と
逆積分用基準電源とに同一のものとを用いた場合
について説明する場合が多いが、この２つの基準
電源は別のものを用い別の電流又は電圧値のもの
としてもよいことは云うまでもない。アナログ入
力電源および基準電源は電圧源であつても電流源
であつても良い。また基準電源は入力電源と逆極
性にするが、その絶対値はアナログ入力電源の最
大値より小さくても、大きくても、または同じで
もよい。
本発明によるＡ／Ｄ変換方式の一態様において
は任意時点t0以後、Ｋ個の連続した期間（T1，
T2，……T1，…Ｔk）が設定され、この各期間
（T1…Ｔi…Ｔk）がそれぞれ終了する各時点を順
次t1，…ｔi，…ｔkとして設定し、任意時点t0か
らアナログ入力電源の積分を開始し、各期間
（T1，T2…Ｔi）がそれぞれ終了する時点t1，t2，
…ｔi毎にその時点の積分値と所定値とを比較
し、積分値が所定値以上のときは、次の時点
（t2，t3，…ｔi+1）迄の期間（T2，T3，…Ｔi+1）
アナログ入力電源に積分値の絶対値を減じるよう
に第２の基準電源を重畳した積分を継続して行な
い、各期間終了する時点における積分値が所定値
未満のときは次の期間を引続きアナログ入力電源
のみを積分する。このようにして時点ｔk迄の積
分を行ない、時点ｔkからは第１の基準電源のみ
を印加して積分を継続して積分値が時点t0におけ
る初期値へ戻る時点ｔx迄この積分を行なつて
Ａ／Ｄ変換動作を終了し、時点t0から時点ｔk迄
の第２の基準電源を含む積分期間の総和と第１の
基準電源の印加期間とをもつてアナログ入力電源
に比例したデジタル量を表わすようにする。な
お、先にも述べたように時点ｔk迄に用いる第２
の基準電源と時点ｔk以後用いる第１の基準電源
とは極性が入力値に対して共に逆極性となるよう
に印加すれば良く、その値は異なつていても良
い。この場合どちらか一方の基準電源に対して他
方のものに両者の値の比に対応して定数を乗じて
換算してやる必要がある。
また本発明は、その別の態様においては、所定
数の一定期間を連続して設定する手段と、積分器
と、積分の開始に先立つて積分器の出力を所定の
初期値に設定する入力手段と、積分器にアナログ
入力電源と、このアナログ入力電流と逆極性の基
準電流とを選択的に印加する手段と、各一定期間
経過時に積分器の出力が所定値以上か未満かを判
別する手段と、この判別する手段の判別が所定値
以上であるときは続いての一定期間アナログ入力
電流と基準電流とを積分器の入力とし、判別する
手段の判別が所定値未満のときは続いての一定期
間アナログ入力電流のみを積分器の入力として印
加せしめるように入力手段を制御する手段と、所
定数の一定期間が経過した時点以降基準電流のみ
を積分器の入力に印加する手段と、積分器の出力
が所定の初期値に回帰する時点を検出する手段
と、基準電流の総印加期間を検出する手段とを含
み、基準電流の総印加時間を以つてアナログ入力
電流値を表わすアナログ―デジタル変換装置を提
供する。
また本発明の他の一態様による積分形アナログ
デジタル変換装置はアナログ入力電流（ＩX）と
該アナログ入力電流と逆極性の基準電流（−Ｉ
R）を選択的に積分する積分器と、該積分器の出
力を第１のバイアス電位（ＶT1）へリセツトする
手段（リセツト装置Ｆ／F1）と、アナログ入力
電流（ＩX）を選択的に積分器へ印加するための
手段（スイツチ（S11））と、基準電流（−ＩR）を
選択的に積分器へ印加する手段（スイツチ
（S12））と、積分器の出力と第２のバイアス電位
（ＶT2）との大小を判定する手段（第２の比較器
（CMP２）と、一定周波数（０）のクロツクパ
ルスをＮ（Ｎは正の整数）個計数して一定期間
（ＴC）を定めると共にフルカウントパルスを出力
する操作を継続して行なう第１のカウンタ
（CNT１）と、該第１のカウンタのフルカウント
パルスをＫ回（但しＫはＫ≧２なる正の整数）計
数するとフルカウントパルスを発生する第２のカ
ウンタ（CNT２）と、基準電流（−ＩR）が積分
器へ印加されている期間中だけクロツクパルスを
計数する第３のカウンタと（CNT３）、積分器の
出力が第１の一定バイアス電位（ＶT1）へ再び到
達した時点（ｔx）を検出する手段（第１の比較
器）（CMP１）とを含み、積分器の出力を第１の
バイアス電位（ＶT1）に設定操作終了時点（t0）
以後第１のスイツチ（S11）だけを閉じて積分器に
アナログ入力電流（ＩX）のみを印加し第１の計
数器がＮ個のクロツクパルスを計数する第１の一
定時間（T1）において積分器はアナログ入力電流
（ＩX）を積分し、該T1期間終了時点（t1）に於い
て積分器の出力の第２の一定バイアス電位（ＶT
２）に対する大小を第２の比較器（CMP２）に
より判定し、積分器出力が第２のバイアス電位
（ＶT2）へ到達している場合にはスイツチ（S2）を
閉じ、アナログ入力電流（ＩX）に加えて基準電
流（−ＩR）も積分器の入力に印加し、第１のカ
ウンタが再びＮ個のクロツクパルスを計数する第
２の一定期間（T2）積分器はアナログ入力電流
（ＩX）と基準電流（−ＩR）の和の電流を積分す
る。一方積分器の出力が第２のバイアス電位（Ｖ
T2）へ到達していない場合にはスイツチ（S12）は
開いたままとし、第２の一定期間（T2）積分器は
アナログ入力電流（ＩX）のみを継続して積分す
る動作を行なう。この操作は第２のカウンタがフ
ルカウント信号を送出した時点（ｔk）までの期
間（Ｋ・Ｔc＝T1＋T2＋……＋Ｔk）に於いて第
１のカウンタがフルカウント信号を送出した各時
点のうちt1，t2，…，ｔk-1において第２の比較器
が同様の判定動作を繰り返し、該判定結果に従つ
てスイツチ（S12）は開閉動作を繰り返し、Ｋ・Ｔ
c期間積分器にはアナログ入力電流が継続して印
加される。続いて時点ｔkに於いてスイツチ
（S11）は開き、積分器へのアナログ入力電流（Ｔ
X）の印加は停止され、時点ｔk以後積分器出力の
第２のバイアス電圧（ＶT2）に対する大小に関わ
らずスイツチ（S12）が閉じ積分器は基準電流（−
ＩR）のみを積分し、積分器出力が再び第１のバ
イアス電位（ＶT1）へ到達した時点（ｔX）を第
１の比較器で検出し、時点ｔkからｔkまでの期間
（ＴXとT1からＴkまでの期間のうち基準電流（−
ＩR）が積分器に印加されている全ての期間第３
のカウンタはクロツクパルスを計数し、時点ｔX
での該第３のカウンタ（CNT３）の計数値がア
ナログ入力電流値に対応したデジタル量である事
を特徴とする。ここで第１と第２のバイアス電位
ＶT1，ＶT2は、積分器の積分容量をＣとした時１
＜Ａなる定数Ａを用いて ｜ＶT2−ＶT1｜＝Ａ／２・ＩＲ／Ｃ・TC となるように定める事が好ましい。
さらに好ましくはこの定数Ａは Ａ＞２（Ｋ−１）／Ｋ によつて定められる。
また前述の期間ＴXのみ第１のカウンタで計数
し、又期間KTC（＝T1＋T2＋……＋Ｔk）のうち
基準電流（−ＩR）印加期間の回数を第４のカウ
ンタによつて計数し、時点ｔXまでの第４のカウ
ンタと、期間ＴXにおける第１のカウンタとの計
数値をアナログ入力電流値に対応したデジタル出
力とするように、前述の第３のカウンタを省略し
てもよい。
さらに、時点t0から時点ｔM−ｎ（ｎは正の整
数）から時点ｔM-1までの各時点で積分器の出力
がＶT2に到達していない場合には時点ＴM以後時
点ｔkまで第２の比較器の判定結果にかかわらず
積分器にはアナログ入力電流（ＩX）のみを印加
させる手段（ラツチ回路）を設けてもよい。この
場合好ましくはＭはＫが偶数の時はＭ＝Ｋ／２、Ｋが 奇数の時はＭ＝（Ｋ−１）／２又はＭ＝（Ｋ＋
１）／２と定めるのが良い。
さらに、時点t0から時点ｔMまでの期間のうち
カウンタがフルカウントパルスを出力した全ての
各時点に於て積分器出力が第２のバイアス電位
（ＶT2）以上である場合には時点ｔM以後時点ｔk
まで第２の比較器の判定結果にかかわらず、積分
器にはアナログ入力電流（ＴX）及び基準電流
（−ＩR）を共に印加させる手段（ラツチ回路）を
設けることも好ましい。
さらに、第２のカウンタのフルカウント数を制
御する制御回路を設け、該制御回路への外部から
の制御信号によりＫの数値に設定し、変換分解能
を逐次可変出来るようにするのも好ましい態様で
ある。
次に本発明の原理について第３図および第４図
の実施例を参照して説明する。
第３図に示すように、本発明においては積分器
１０１の出力１１４は初期値ＶT1を比較入力とし
た第１の比較器（CMP１）１０５のほかに所定
値ＶT2を比較入力とした第２の比較器（CMP
２）１０６にも導かれる。この第１および第２の
比較器の出力１０５′，１０６′はデジタル制御部
１２０に制御入力として与えられる。このデジタ
ル制御部は以下に述べる動作機能を有するもので
あるが、デジタル出力１１６を有する。一方、積
分器１０１の入力１１２にはアナログ入力電流Ｉ
X１０２と基準電流−ＩR１０３（それぞれ電圧で
もよい）とがそれぞれデジタル制御部１２０から
の信号Ｓ１１′，Ｓ１２′によつて入力部ａ，ｂに
選択的に接続される。本発明においては、従来法
のようなアナログ入力源１０２と基準電源１０３
のいずれか一方のみが積分器１０１に供給されう
る構成ではなく、一方のみが供給されることも、
両方が同時に供給されることもできるようになつ
ている。
次に第４図を参照して動作を説明する。
時点t0以前にデジタル制御部１２０は指令信号
１０１′によつて積分器１０１の出力を初期値ＶT
１にセツトし、時点t0にスイツチ制御信号S12′によ
つて積分器に入力としてアナログ入力電流ＩX１
０２を印加させる。したがつて積分器１０１は時
点t0からt1迄の期間T1の間アナログ入力の積分を
行なう。積分器１０１の出力１１４は第２の比較
器１０６によつて所定値ＶT2以上か否か判別され
ており、ＶT2をこえると比較器出力１０６′が出
るようになつている。制御部１２０は時点t1にお
いて比較器出力１０６′を検知するが、t1では積
分器出力１１４はＶT2未満なので比較器出力は１
０６′はないため制御部１２０はスイツチ制御信
号S11′を出さない。したがつて積分器１０１は次
の時点t2までのT2の期間アナログ入力電流ＩX１
０２の積分を継続する。時点t2においては、積分
器出力１１４は所定値ＶT2以上に達しているので
比較器１０６の出力１０６′が発生しており、デ
ジタル制御部１２０はこれを検知してスイツチ制
御信号S11′を送つてスイツチｂを閉じる。したが
つて積分器入力１１２にはアナログ入力電流ＩX
１０２に加えてこれと逆極性で絶対値の大きい基
準電流−ＩR１０３が印加されてt2からt3までの期
間T3の間積分を行なう。この際両電流の重畳さ
れた入力の極性は積分器出力の逆極性となるか
ら、積分器出力１１４の絶対値は減少してゆく。
次に時点t3においては積分器出力１１４はまだ所
定値ＶT2以上であるので積分器１０１はアナログ
入力電流ＩXと基準電流−ＩRとの和についての積
分を時点t4迄の期間T4の間継続する。時点t4では
積分器の出力１１４は所定値ＶT2以下であるので
比較器１０６の出力１０６′は消失してアナログ
制御部１２０は時点t5迄の期間T5の間アナログ入
力電流ＩX１０２のみを積分器１０１に入力させ
る。このようにして以下時点t8迄の各時点t5，
t6，t7においてそれぞれ積分器１０１の出力１１
４を所定値ＶT2と比較させて出力１１４がＶT2以
上であればアナログ入力電流と基準電流とを、Ｖ
T2未満であればアナログ入力電流のみを入力とし
て次の時点までの期間積分を行なう。時点t8にお
いてデジタル制御部１２０はスイツチ制御信号
S11′を出し、S12′を止める。したがつてt8以降は
積分器１０１は基準電流−ＩRのみを入力として
積分を継続し（この際の積分は逆積分動作とな
る。）、その出力が減少して初期値ＶT1に達したと
き（この時点をｔXとし、時点t8かのｔXまでの期
間をＴXとする）比較器１０５から出力１０５′が
出てデジタル制御部１２０へ送られ、デジタル制
御部１２０は変換動作を終了させる。ここで基準
電流−ＩRが積分器１０１の入力１１２に印加さ
れた期間の総和、すなわちT3＋T4＋T6＋T7＋T8
＋ＴXをもつて入力アナログ電流に対応させる。
特にこの総和の期間におけるクロツクパルス数等
をもつてデジタル量への変換を行なうことができ
る。ここで比較のため第４図に前述した従来の
Ａ／Ｄ変換装置による変換動作を併せ示す。波形
１４′は従来のＡ／Ｄ変換器を用いた場合の積分
器の出力を示し、第１の期間T0にアナログ入力
電流ＩXのみの積分を行なつており、しかる後基
準入力電流−ＩRのみによつて積分器の出力が初
期値ＶT1になるまでの期間ＴXを求め、この期間
ＴXをアナログ入力電流値に対応させている。こ
れに対し本発明では第１の期間T0内に基準電流
を重畳させるので、積分器出力１１４は第１の期
間T0の終了時点で従来例よりはるかに小さく、
このため基準電流のみを印加させる期間ＴXを従
来の期間ＴXより大巾に減少する。
従つて本発明による積分形Ａ／Ｄ変換器はモノ
リシツク集積回路によつて容易に構成する事が出
来、又特に低電圧が動作させることが可能なため
モノリシツク集積回路で高精度のＡ／Ｄ変換器を
構成する事が出来るという著しい効果がある。
次に本発明の一実施例によるＡ／Ｄ変換装置を
第５図および第６図を参照して説明する。
積分器３１は演算増巾器３４の入出力間に積分
コンデンサＣを接続し、演算増巾器３５の入力に
電圧―電流変換抵抗Ｒ１，Ｒ２の一端をそれぞれ
接続して構成されている。この抵抗Ｒ１およびＲ
２の他端ａ，ｂがスイツチS11，S12をそれぞれ介
してアナログ入力信号源３２、基準電源３３にそ
れぞれ接続されている。また積分器３１の出力４
４は、初期値（第１のバイパス電位）ＶT1を比較
入力としている第１の比較器（CMP１）４５と
所定値（第２のバイアス電位）ＶT2を比較入力と
している第２の比較器（CMP２）４６に導かれ
ている。この第１および第２の比較器の出力４
５′，４６′はそれぞれゲート４７、ゲート５３お
よび５７に導かれている。他方スタート回路３８
はスタート信号５０をスイツチS13に与えて積分
期を初期値に設定すると共に第１、第２および第
３のカウンタ４２，４８，４３にもスタート信号
５０を加えてこれらのカウンタのカウント内容を
クリアする。またこのスタート信号５０の反転信
号は第一のフリツプフロツプ（Ｆ／F1）３９の
セツト（Ｓ）入力に与えられる。第一のフリツプ
フロツプの出力３９′はスイツチS11とゲート４７
に与えられると共にクロツクパルス発生器３６か
らのパルス出力と共にゲート４１に入力される。
このゲート４１の出力は第１のカウンタ（CNT
１）４２に与えられている。第１のカウンタ４２
は所定数（Ｎ）のクロツクパルスをカウントする
とフルカウントパルス出力５１を発生するもの
で、この出力５１は第２のカウンタ（CNT２）
４８のカウント入力として印加されると共にゲー
ト５３，５７に入力として印加されている。第２
のカウンタ４８は、フルカウントパルス５１を所
定数Ｋを計数すると出力４９を発生し、この出力
４９はフリツプフロツプ３９のリセツト入力
（Ｒ）と、ANDゲート５７の出力を他の入力とし
たORゲート５６とにそれぞれ与えられる。ゲー
ト５６の出力は第二のフリツプフロツプ（Ｆ／
F2）４０のセツト入力（Ｓ）に与えられる。こ
のフリツプフロツプ４０の出力４０′はスイツチ
S12をオンすると共に、クロツクパルス発生器３
６からのクロツクパルスを他の入力とした二入力
ANDゲート５２に一入力として与えられ、この
ゲート５２は第３のカウンタ（CNT３）４３に
カウント入力を与えている。従つてこの第３のカ
ウンタ４３はスイツチS12が閉じられているとき
にクロツクパルス発生器３６からのクロツクパル
スを計数するものでこのカウント内容はデジタル
出力２１６となされる。また第二のフリツプフロ
ツプ４０のリセツト入力（Ｒ）にはゲート４７の
出力とゲート５３の出力とを入力としたORゲー
ト５４の出力が与えられている。これらの各構成
部分は以下の如く制御されＡ／Ｄ変換動作を行な
う（第５図、第６図参照）。
まずスタート回路３８の端子３８′にスタート
パルスが印加されるとこのスタート回路３８は出
力５０によつてスイツチS13を閉じて積分器３１
の出力４４を第１のバイアス電位ＶT1に初期値と
して設定するとともに各カウンタ４２，４３，４
８の内容をクリアする。次にこの出力信号５０が
時点t0で消滅するとスイツチS13は開放し、第一
のフリツプフロツプ３９がセツトされてその出力
３９′によつてスイツチS11が閉じることによつて
アナログ入力信号源３２を積分器３１の入力ａに
接続すると共にANDゲート４１を介して第１の
カウンタ４２にクロツクパルスの計数を開始させ
る。続いて第１のカウンタ４２がＮ個のクロツク
パルスをカウントした時、すなわち時点t1に第１
のカウンタはフルカウントパルス５１を発生す
る。このとき積分器３１の出力４４は第２のバイ
アス電位ＶT2未満であるので第２の比較器４６の
出力４６′は発生しない（低レベル）。従つてゲー
ト５７は開かないために第二のフリツプフロツプ
４０の状態は変らず、t1時点以後再びカウントを
開始した第１のカウンタ４２が次のフルカウント
パルス５１を時点t2で発生するまで積分器３１に
はアナログ入力信号源３２のみが入力ａを通して
引き続き印加される。時点t2においては積分器の
出力４４は第２のバイアス電位ＶT2を越えている
ので第２の比較器４６の出力４６′は高レベルと
なつており、ゲート５７を開けて第１のカウンタ
４２のフルカウントパルス５１を第二のフリツプ
フロツプ４０に加えてこれをセツトして出力４
０′を発生させる。この出力４０′はスイツチS12
を閉じて積分器の入力ｂに基準電圧源３３を印加
せしめると共に、ゲート５２を開いて第３のカウ
ンタ４３にクロツクパルスを印加せしめる。この
状態で積分器３１はアナログ入力信号源３２によ
る電流ＩXと基準電圧源３３による電流−ＩRとを
入力として積分を継続し、時点t3においても積分
器の出力４４は第２のバイアス電位ＶT2以上であ
るので、この状態の積分は時点t4迄引き続き行な
われる。時点t4においては積分器の出力４４は第
二のバイアス電位ＶT2より低くなつているので信
号４６′は低レベルであり、ゲート５７は閉じて
５３が開いているので、フルカウントパルス５１
はゲート５３，５４を通つて第二のフリツプフロ
ツプ４０のリセツト入力Ｒに印加される。そのた
めt4では第二のフリツプフロツプ出力４０′は低
レベルとなり、スイツチS12が開くことにより基
準電圧源３３の積分器３１への印加はなくなり、
アナログ信号源３２のみが積分器３１の入力ａに
印加される。同時にゲート５２は閉じ第３のカウ
ンタ４３へのクロツクパルスの印加は停止する。
この状態すなわちアナログ入力源３２のみを入力
とする状態で積分器３１は積分を行なうので、そ
の出力４４は増加し、時点t5では積分器出力４４
は第２のバイアス電位ＶT2以上になつているので
前述したと同様にして積分器にはアナログ入力源
３２による電流ＩXと基準電圧源３３による電流
―ＩRとが入力ａ，ｂに印加されるとともに第三
のカウンタ４３にはクロツクパルスが印加され
る。同様にして時点t6，t7において積分器３１の
出力４４を第２のバイアス電位ＶT2と比較して出
力４４がT2以上のときはアナログ入力信号源３２
によるアナログ入力電流ＩXと基準電圧源３３に
よる基準電流―ＩRとの和を入力とし、出力４４
がＶT2未満のときはアナログ入力電流ＩXのみを
入力としてそれぞれ続いての時点まで積分を行な
う。本例では時点t6，t7における積分器の出力４
４は共に第２のバイアス電位以上であるので時点
t8迄時点t5以降の状態で積分が継続されるととも
に第三のカウンタ４３はクロツクパルスのカウン
トをつづける。次に時点t8において、８回目の第
１のカウンタ４２のフルカウントパルス５１によ
り、この例ではＫ＝８に設定してあるため第２の
カウンタ４８は出力４９を発生する。この出力４
９は第１のフリツプフロツプ３９をリセツトして
スイツチS11を開きゲート４１を閉じるととも
に、ゲート５６を経て第二のフリツプフロツプ４
０をセツトしてセツト出力４０′によつてスイツ
チS12を閉じる。従つて時点t8以降積分器３１は
基準電流−ＩRのみを入力として積分を継続して
行く。次に積分の継続に伴なつて積分器の出力４
４が第１のバイアス電位ＶT1以下になると（ＶT1
になる時点をｔXと定める）第１の比較器４５の
出力４５′は低レベルとなり、ゲート４７を開い
て第二のフリツプフロツプ４０をリセツトしてス
イツチS12を開くと共に変換終了信号６１を発生
する。ここでゲート４７はアナログ入力電流ＩX
が積分器３１に印加されている期間（t0〜ｔk）
中に、第１の比較器４５の出力４５′が低レベル
になつても、変換終了信号６１の発生を禁止する
ためにも動作する。これは後述の第８図の波形４
a″が示した積分器の動作時のＡ／Ｄ変換動作の安
定化に寄与する。以上の動作において時点t0から
ｔXまでにおける第３のカウンタの総和カウント
数、すなわと期間T3，T4，T6，T7，T8およびＴ
Xにおける総クロツクパルス数をアナログ入力信
号源３２の値に対応したデジタル出力２１６とし
て取り出す。
なお以上の実施例においては期間T3，T4，
T6，T7，T8において用いた基準電流−ＩRをその
ままの値で期間ＴXにおける積分器３１への基準
入力として用いたが、かかるＴXでの基準電流は
独自に別個の値例えば−2IRというように設け
て、期間ＴXにおけるクロツクパルス数に定数、
例えば２を乗じることもできる。こうすることに
よつてＴXの期間を更に減少させることが可能と
なる。
次に本実施例のＡ／Ｄ変換器の動作例をまずＫ
＝２、すなわち一定期間（ＴC）が２回（T1，
T2）有る場合について第７図を参照して説明す
る。
波形７０ａは比較的小さなアナログ入力信号に
対する積分器出力波形、波形７０ｂは第１の一定
期間（T1）終了時点（t1）に於いて積分器の出力が
一定バイアス電位ＶT2と一致した場合の積分器出
力波形、波形７０ｃは波形７０ｂに対応するアナ
ログ入力信号より若干大きなアナログ入力信号に
対する積分器出力４４波形、波形７０ｄは大きな
アナログ入力信号（例えばフルスケールアナログ
入力）に対する積分器出力波形である。
以下簡単のため波形７０ｄはフルスケールアナ
ログ入力（ＩX max）に対する波形であるとし
て説明する。又、基準電流（−ＩR）は、ＩX
maxと絶対値が等しいとして以下説明する。
Ｋ＝２の場合、第１のカウンタ４２は２回フル
カウント動作を行ないそれぞれ２つの一定期間
T1及びT2を設定する。T1期間には積分器３１は
アナログ入力電流ＩXのみを積分する。T2期間に
は時点t1での第１の比較器４５からの信号の有無
に制御されて積分器３１はアナログ入力電流（Ｉ
X）のみか又はアナログ入力電流ＩX及び基準電流
−ＩRの和の電流を積分する。又時点t2以後時点
ｔXまでの期間（ＴX）には積分器は基準電流（−
ＩR）のみを積分する。
今T1＝T2＝ＴC＝Ｎ／０ ……一定であり、 （Ｎはクロツクパルス数、０はクロツクパル
スの周波数） 2TC＝（T1＋T2）期間のＩXによる積分と期間Ｔ
Xのみ又は期間（ＴX＋T2）の−ＩRによる積分に
よつて積分器は初期値へもどる事から、ＴR＝ＴX
＋T2・Ｌ（但しＬは０又は１）とおくと 2TC・ＩX＋ＴR・（−ＩR）＝0. ……(2) ここでＴRは、基準電流印加期間の総和に対応
する期間でありＴR＝ＴX又はＴR＝ＴX＋T2であ
る。
(2)式よりＩX＝ＴＲ／２ＴＣ・（ＩR）……(3) が得られる。
ＴR期間の第３のカウンタ４３の計数値をＮRカ
ウントとすると ＩX＝ＮＲ／２ＮＩR ……(4) となり、これがＫ＝２とした場合の変換原理式と
なる。
この変換器では前述の通り比較的小さな例えば
波形７０ａの如きアナログ入力電流に対して、す
なわち具体的には期間T1終了時の積分器の出力
４４が一定バイアス電位ＶT2に到達していない場
合には変換動作は従来例の２重積分と同様とな
り、期間ＴXの第３のカウンタ４３の計数値をＮX
とすればＮR＝ＮXとなる。
一方アナログ入力電流が波形７０ｃ，７０ｄの
如く大きく、期間T1終了時の積分器の出力４４
が一定バイアス電位（ＶT2）に到達している場合
には積分器の出力値は大きくなり、又変換時間も
長くなる。そこで期間T2にアナログ入力電流と
基準電流を同時に積分し、よつて積分器出力のダ
ナミツクレンヂの増大及び変要時間の増大を抑え
た変換動作をする点が本発明のＡ／Ｄ変換器の特
長である。この時にはＮR＝Ｎ＋ＮXであり、従来
例に比してＮの計数に要する期間だけ変換時間は
短かくなる。
次に本発明のＡ／Ｄ変換器の動作限界について
若干説明する。t1時点までの積分器出力変化△Ｖ
OUT（t1）は △ＶOUT（t1）＝ＩＸ／Ｃ・ＴCである。
今、第７図の波形７０ｂで示した様に△ＶOUT
（t1）が（ＶT2−ＶT1）と一致している場合のアナ
ログ入力電流ＩXをＩX２とすると、この時の積分
器の時点t1以降のふるまいは波形７０b′又は７０
b″のいずれかに分かれ、ＩX２がこの変換動作が
切換わる境界入力となる。積分器の出力４４が波
形７０b′にそつて動作する場合の動作限界を考察
する。この場合には期間T2終了時点t2での積分器
出力４４が初期値ＶT1バイアス電位ＶT2の間にあ
る事が安定動作条件となる。
すなわち、ＩX２・2TC＋（−ＩR）・ＴC＞０
……(5) ここでＩＸ２・ＴＣ／Ｃ＝ＶT2−ＶT1である。
ＶT2−ＶT1＝ＶWとおけば ２・ＶW＞ＩＲＴＣ／Ｃ よつて ＶW＞ＩＲ／Ｃ・Ｔ〓 ……(6) (6)式はＫ＝２の場合のこの変換器の安定動作の１
つの条件式である。(6)式から、基準電流（−Ｉ
R）による前記一定期間（ＴC）の積分による積分
器の出力変化の１／２以上の電位点にＶT2を持つて来 る必要性が明らかとなつた。
一方、波形７０b″にそつて、動作する場合に
時点t2に於いて積分器出力は最大変化をし、この
条件から積分器の出力の最大値が決まる。
時点t2までの積分器の出力の変化△ＶOUT（t2）
は △ＶOUT（t2） ＝ＩＸ２／Ｃ（T1＋T2）＝2VW ……(7) となる。ＶWをＶW＝Ａ・ＩＲ／ＣＴ〓 ……(8) とおくと、(6)，(8)式からＡ＞１ ……(9) となる。又(8)，(7)式から、最大振幅をする時のア
ナログ入力電流ＩX２が決まる。すなわち、 ＩＸ２／Ｃ・2TC＝ＡＩＲ／Ｃ・ＴC ＩX２＝Ａ／２・IRとなる。
又、(7)式で決まる最大積分器出力振幅から実際
のＩXの最大値ＩX（max）が決まる。すなわち Ｉ′Ｘ（ｍａｘ）・２ＴＣ／Ｃ＋（−ＩＲ）ＴＣ／Ｃ＝
2VW ＝ＡＩＲ／ＣＴCI′X（max）＝１＋Ａ／２ＩR…
…(10) (8)式で決まるＩXが許容積分器出力までの可能な
アナログ入力の最大値であり、この時の積分器動
作波形は第７図の波形７０で示される。
Ａ＞２の時は０＜ＩX＜ＩX（max）なるいかな
るＩXに対しても時点t1の積分器出力はバイアス
電位ＶT2に到達せず、この変換器は従来例の２重
積分と同等の動作となり前述の本発明の効果が発
揮できない。すなわちＫ＝２の時には、Ａは本発
明では１＜Ａ＜２……(11)なる範囲に有るべでであ
り、特に１に近い数値の時大きな効果がある。す
なわちＩＲ／Ｃ・ＴC＜2VW＜２ＩＲ／Ｃ・ＴCとすると
有効で ある。実際のＡの値は同業者間には公知のノーマ
ルモード信号による積分器出力のt1時点でのゆら
ぎ、第１の比較器３３のオフセツト及びヒステリ
シス幅等に対する一定のマージンをもつて定める
のが適当である。
次にＫ＝４の場合の各種のアナログ入力に対す
る積分器出力の動作波形を第８図を参照して説明
する。
なお、今迄の説明においては、積分器出力がＶ
T2と一致したときかそれ以上の時に第１の比較器
３４は出力を生ずるものとして説明をしたが、実
際の回路においては積分器出力がＶT2と一致した
ときは比較器３４は出力が出る場合と、出ない場
合とに分れる場合が有り得る。以下の説明はかか
る場合をも考慮して行なう。波形４ａはアナログ
入力が比較的小さく、時点t2で積分器出力がＶT2
と一致した場合の動作波形である。時点t2以後は
第１の比較器３４の判定結果に依存して４a′又は
４a″の波形で示すごとく動作する。４a″にそつて
動作した場合には時点t3で積分器出力は負とな
る。しかし時点t4では再びすなわちアナログ入力
電流のみの積分となるためＶT1とＶT2の間の電位
へもどるため変換動作自体は支障なく行なわれ
る。このことは第５図におけるゲート４７により
アナログ入力電流印加期間中は積分器出力がＶT1
以下となつても変換終了命令が発生されないため
である。一方、アナログ入力がさらに小さく時点
t3で積分器出力がＶT2と一致したあるいは以下の
場合の動作波形を破線５ａで示した。この波形が
t3時点以後波形５a″となつた場合には時点t4で積
分器出力は負となり変換動作ができない。この最
悪条件は一般にＫ≧２なるＫに対してＶWに到達
するアナログ入力ＩX（Ｓ）に対して生じる。こ
のＩX（Ｓ）は ＴＣ（Ｋ−１）ＩＸ（Ｓ）／Ｃ＝ＶW ＩX（Ｓ） ＝ＣＶＷ／ＴＣ（Ｋ−１） ……(11) 時点ｔk-1からｔkまでの積分期間積分器の出力変
化がＶW以下であれば変換動作が可能となる。こ
の条件式は （ＩＸ（Ｓ）−ＩＲ）／ＣＴC＜ＶW ……(12) となる。(8)，(11)式を(12)式に代入して整理すると Ａ＞２（Ｋ−１）／Ｋ （13） となりこれが安定動作条件の一般式となる。
Ｋ＝２の場合にはＡ＞１となり(9)式と一致す
る。又Ｋ＝４の場合にはＡ＞３／２となる。
又一般に積分器出力の最大振幅はアナログ入力
が大きく時点t1から時点ｔk-1の間基準電流−ＩR
がアナログ入力電流ＩXと共に印加され、時点ｔk
−１から時点ｔkまでアナログ入力電流のみを積分
する場合に発生し、これは第８図の波形６ａで表
わされる。この状態をもたらすアナログ入力電流
ＩX(F)が一般式にt1時点からｔk−１時点の間同時
積分し、ｔR−１時点での積分器の出力がＶWと一
致した場合のふるまいは下記の式によつて表わさ
れる。
ＩＸ(F)／Ｃ（Ｋ−１）ＴC−ＩＲ／Ｃ（Ｋ−２）ＴC
＝ＶW 従つて、 ＩX(F)＝１／Ｋ−１（Ａ／２＋Ｋ−２）ＩR このアナログ入力電流ＩX(F)での変換動作によ
る積分器の最大振幅はｔK時点で発生し となる。又この時、この変換器は最大変換時間△
Ｔ（max）で変換動作する。
実際のＡの値は（13）式の条件を満足し、前述
のノーマルモードエラー等に対するマージンを持
つた値に定める必要がある。またこの時の△ＶOU
Ｔ（max）は（14）式で決まり、又ΔＴ（max）
は（15）式で決まり、この値によつて使用すべ
き、積分器のダイナミツクレンヂすなわち耐圧特
性が決まる。
次に本発明の第２の実施例を第９図を参照して
説明する。前述した第５図の実施例では、Ｋ＝２
の場合には第１のカウンタ４１からの２回のフル
カウントパルスを計数して第２のカウンタ４８が
フルカウントパルスを発生すべく、第２のカウン
タ４８は２ビツトの計数器が必要で、又Ｋ＝４の
場合には３ビツトの、Ｋ＝８のときは４ビツトの
計数器が必要であつたが本実施例では外部から、
第２のカウンタ４８のフルカウントパルス取り出
しビツトを任意に選択して一定の期間ＴCの数Ｋ
を設定する事により、この変換器の分解能を自由
に選ぶ事を可能としたものである。第９図ａにか
かる機能を実現するための部分回路図を示す。他
の部分は第５図の構成と同一でよく、第５図の第
２のカウンタ４８を第９図に示した第２のカウン
タ部４８′と置き換えることにより達成できる。
第９図でカウンタ１４８はそれぞれ１，２，４，
８の計数に対応したB1，B2，B3，B4の４ビツト
構成としα，βで示した外部からの論理入力によ
り分解能をすなわちＫを設定している。すなわち
ゲート３０１はビツトB1とα，βとを入力と
し、Ｋが１のときを、ゲート３０２はビツト
B2、αおよびβの反転信号を入力としてＫが２
のときを、ゲート３０３はビツトB3、αの反転
信号およびβを入力としてＫが４のときを、ゲー
ト３０５はビツトB4およびα，βの反転信号を
入力としてＫが８のときをORゲート３０４を介
して計数するものである。第１のカウンタ４２が
Ｉビツトの２進カウンターとすれば第９図ｂに示
した通り４通りの分解能すなわちＫ＝１，２，
４，８の設定がα，βにより可能となる。この機
能は、例えばマイクロプロセツサー等での種々の
アナログ系の時分割による制御時に各アナログ制
御に必要な分解能を容易に逐次自由に選ぶ事が出
来、又、不要な変換時間の増大を抑える事が出来
るという大きな効果がある。
なお一般に最大２n-1のＫに対してカウンタ１
４８をｎビツトの構成とし、外部からの論理入力
端子をlog2n個設けることにより２n-1，２n-2，…
１の内の任意のＫを選択することが可能となる。
次に本発明の第３の実施例を第５図、第１０図
および第１１図を参照して説明する。
本実施例は第８図の波形５a″に対応するアナロ
グ入力電流に対する動作不可能条件を取除く一手
段について例を説明するものである。Ｋ＝４の場
合に於いて、時点t1及びt2での積分器出力が共に
ＶT2に達していない場合には時点t3に於いて第５
図の第２の比較器４６の判定結果にかかわらず期
間T4において基準電流（−ＩR）の印加を禁止す
る事により前述の不可能条件を克服するものであ
る。このときの変換器の動作限界はＫに依存する
（13）式には制限されず(9)式で決まる事になる。
この動作を実現するためのＫ＝４の時の付加回路
の実施例を第１０図に示す。すなわち第５図のゲ
ート５７を第１０図の論理部５７′に置き替える
ことによつて本実施例は達成される。
この回路例では、１，２，４のそれぞれ計数に
対応するビツトB1，B2，B3の３ビツトで第２の
カウンタ４８″を構成し、第５図のゲート５７と
置き替えられるべき論理部５７′はビツトB1の出
力Ｓt1とビツトB2の出力Ｓt2とを入力するもの
で、出力Ｓt1とＳt2はゲート１５６に入力される
と共に第１のカウンタの出力５１、第２の比較器
４６の出力４６′およびゲート１５６の出力を他
の入力とするゲート１５３および１５４とにそれ
ぞれ入力される。ゲート１５３の出力Ｓ１５３は
フリツプフロツプ１５２のセツト入力（Ｓ）に、
ゲート１５４の出力Ｓ１５４はフリツプフロツプ
１５１のセツト入力（Ｓ）にそれぞれ入力され
る。これらのフリツプフロツプ１５１，１５２の
出力はORゲート１７０を介して第２の比較器出
力４６′および第１のカウンタ４２の出力５１と
共にANDゲート１７１に入力される。このゲー
ト１７１の出力はゲート５６の入力に接続されて
構成されている。
この論理部５７′は第２のカウンタ４８″からの
時点t1，t2に出力されるパルス５１に同期した第
２の比較器４６からの出力がそれぞれない（低レ
ベル）場合フリツプフロツプ（Ｆ／F3）１５１
およびフリツプフロツプ（Ｆ／F4）１５２は共
にセツトされず、従つてフリツプフロツプ４０は
時点t3での第２の比較器４６の出力を無視してア
ナログ入力電流ＩXのみを積分器３１に入力とし
て印加するように動作する。
以上の動作を第１１図ａのタイムチヤートに従
がつて説明する。時点t1，t2に第１のカウンタ４
２はそれぞれフルカウント信号５１を出力する。
このフルカウント信号５１は第２のカウンタ４
８″により計数され時点t1，t2でそれぞれ信号Ｓt
１，Ｓt2をビツトB1，B2から出力する。又ゲート
１５６は信号Ｓt1，Ｓt2が共に出力されている時
点t3にゲート１５４及びゲート１５３を閉じる様
動作する。
よつてゲート１５６及びゲート１５４は時点t1
及びt2での第２の比較器４６の出力に依存してフ
リツプフロツプ１５１及び１５２へのセツトパル
スＳ１５６，Ｓ１５４を出力する。この時の論理
テーブルを第１１図ｂに示す。時点t1では第２の
比較器４６の出力“Ｑ”に依存してゲート１５３
の出力は“Ｑ”となり、時点t2ではこの時の第２
の比較器の出力４６′“Q′”に依存してゲート１
５４の出力Ｓ１５４は“Q′”となり、又時点t1の
ゲート１５４の出力Ｓ１５４及び時点t2でのゲー
ト１５３の出力Ｓ１５３及び時点t3でのゲート１
５４及び１５３の出力Ｓ１５４，Ｓ１５３は比較
器４６の出力に依存せず常にLOWレベルに保持
されている。
一般に本実施例はＫ＝４以外の場合の任意のＫ
に対しても適用できるものである。例えば時点t0
から時点ｔM（ただしＭはＫが隅数の時にはＭ＝
Ｋ／２、Ｋが奇数の時はＭ＝Ｋ−１／２またはＭ＝Ｋ＋
１／２） までの間に積分器の出力が第２のバイアス電位Ｖ
T2に到達していない場合には時点ｔM以降時点ｔk
まで第２の比較器４６の出力にかかわらず積分器
にはアナログ入力電流ＩXのみを印加するように
してもよく、この場合、第２のカウンタ４８″の
Ｍをカウントして出力するビツトよりも下位の数
をカウントして出力するビツトについて第１０図
と同様の方法によつて論理部５７′を構成でき
る。あるいは本実施例は時点ｉ迄の時点ｉ―１，
ｉ―２，…ｉ―ｎという連続したｎ（ｎは正の整
数）の各時点において積分の出力がＶT2に到達し
ない場合は時点t1以後時点ｔkまで第２の比較器
の出力にかかわらず積分器へはアナログ入力電流
ＩXのみを印加させるようにしても良く、この場
合第２のカウンタ４８″のｉ―１〜ｉ―ｎをカウ
ントするビツトについて同様にして論理部５７′
を構成することができる。
次に本発明の第４の実施例を第５図、第１２図
を参照して説明する。
本実施例は時点t1，t2で共に第２の比較器４６
が出力状態（高レベル）にある時、例えば第８図
の波形２ａ又は６ａで示される如き場合に、時点
t3で第２の比較器４６の判定のいかんにかかわら
ず基準電流（−ＩR）の印加を継続する事により
不要な積分器の出力値の広がりを抑える事が出来
るようにしたものである。この目的を達成する回
路は第１０図の回路に若干の回路を付加する事に
より達成出来、この回路例を第１２図に示す。す
なわち本実施例は第５図の実施例におけるゲート
ブロツク部６０を第１２図における論理ブロツク
部６０′によつて置き替えることにより達成され
るものである。この論理ブロツク部６０′は、
１，２，４の桁に対応し、それぞれビツト出力Ｓ
t1，Ｓt2，Ｓt4を有するビツトB1，B2，B3を含む
第２のカウンタ４８における出力Ｓt1，Ｓt2を
ゲート１５６′に入力させると共にそれぞれ第２
の比較器４６の出力４６′、第１のカウンタ４２
の出力５１およびゲート１５６′の出力を他の入
力としたANDゲート１５３′および１５４′に入
力接続される。ゲート１５３′，１５４′の出力は
それぞれフリツプフロツプ１５２′，１５１′にセ
ツト入力（Ｓ）として入力される。このフリツプ
フロツプ１５２′，１５１′の出力はANDゲート
１８０を介して比較器４６の出力４６′および第
１のカウンタの出力５１を他の入力としたゲート
１５７に入力接続されると共に、他方ではORゲ
ート１８１を介して出力４６′と出力５１を他の
入力としたANDゲート１８２に入力接続され
る。ゲート１５７の出力はゲート５４′に、ゲー
ト１８２の出力はゲート５６にそれぞれ導かれて
構成されている。
この論理ブロツク部６０′の動作は時点t1，t2で
第２の比較器４６（CMP２）が共に出力（高レ
ベル）状態にあるとフリツプフロツプ１５１及び
１５２は共にセツトされ、この状態では第２のフ
リツプフロツプ４０（Ｆ／F2）の時点t3でのリセ
ツトはゲート１５７により禁止され該第２のフリ
ツプフロツプ（Ｆ／F2）４０は時点ｔXでの第１
の比較器４５からの信号によつてのみリセツトさ
れる様動作し、時点t3での第２の比較器４６の判
定結果を無視する。
この実施例での動作限界は(9)又は(11)式で決まる
Ａにより、積分器の出力の最大値は2VWとなる。
なお、本実施例も前述の第３の実施例と同様に定
めたＭ、又はｉを用いて時点ｔM-1（又はｔi-1），
…時点t1（又はｔi-o）において積分器の出力４４
がＶT2を越えた場合について、時点ｔM（又はｔ
i）以降アナログ入力電源に基準電流を重畳する
ように構成することもできる。
次に本発明の第５の実施例を第５図、第１３図
を用いて説明する。
本実施例では第５図に示した第１の実施例での
計数制御部２００の変更例を示すものである。
本実施例によるアナログ―デジタル変換装置は
第５図における計数制御部２００を第１３図に示
した計数制御部２００′と入れ換えることにより
達成される。本実施例では第１のカウンタ
（CNT１）４２がデジタル出力の下位ビツトデー
タ４６′―１を出力し、すなわちＴX期間のクロツ
クパルス数を計数し、第４のカウンタ（CNT
４）２０３でもつてデジタル出力の上位ビツトデ
ータ４６′―２を出力しすなわち時点ｔk迄のＫ回
の一定期間のうち基準電流−ＩRが積分器に印加
されていた一定期間の総数を計数して出力するも
のである。
本実施例による計数制御部２００′は第４のカ
ウンタ（CNT４）２０３はゲート２０１によつ
て第１のカウンタ（CNT１）４２のフルカウン
トパルス５１とフリツプフロツプ（Ｆ／F2）４
０のセツト出力、すなわちスイツチS12を閉じて
積分器３１の入力ｂに基準電源３３が印加させる
出力との論理積を入力とした計数を行ない、この
計数結果―すなわち、時点ｔkまでにおける基準
電流−ＩRが積分器に入力された期間の総数−を
もつてデジタル出力のうちの上位ビツトデータ出
力４６′―２とする。他方第１のカウンタ（CNT
１）４２には期間ＴXにおけるクロツクパルス数
を計数させるために、フリツプフロツプ（Ｆ／
F2）４０のセツト出力４０′（スイツチS12を閉
じる信号出力）と、第２のカウンタ（CNT２）
４８の出力４９およびクロツクパルス発生器３６
からのクロツクパルスとの論理積を出力するゲー
ト５２′により期間ＴXのクロツクパルスをORゲ
ート２０２を介して第１のカウンタ（CNT１）
４２に入力させて期間ＴXにおけるパルス数を下
位ビツトデータ出力４６′―１を発生するもので
ある。ここで各一定期間（ＴC）におけるクロツ
クパルス数をＮ、上位ビツトデータ出力４６′―
２がｎ、下位ビツトデータ出力４６′―１の出力
をｍとすると、ｎ・Ｎ＋ｍがデジタル出力とな
り、これは第５図の実施例にあつては第３のカウ
ンタ４３の総出力数と入力、動作条件が同一なら
一致するものである。なお必要に応じて下位ビツ
トデータ出力４６′―１と上位ビツトデータ出力
４６′―２に対して上述の総和ｎ・Ｎ＋ｍを取り
出す手段を付すことは任意に行なうことができ
る。
以上説明した通り本発明のＡ／Ｄ変換装置は低
電圧で動作させる事ができ、また変換時間も短か
く、又変換分解能を逐次変化させる事が出来、特
にモノリシツク集積回路で構成しやすい。又、第
１の比較器による時点ｔX検出の精度、この比較
器のゲイン、ヒスラリシス幅オフセツト電圧によ
り一般に大きく影響されるが、この変換装置では
低電圧で見かけ上大振幅を得ておりＴX期間の積
分器の出力の時間変化を大きく取る事が出来、該
第１の比較器に対する設計要求条件はゆるくな
り、又、第２の比較器は大きなゲインを必要とせ
ず、これらの点に於いても本発明の効果は大き
く、本発明は本分野での工業上の発展に大きく寄
与するものである。
なお、本発明は上述した実施例に限定されるも
のではなく種々の変更や上述した各実施例の組み
合せ、回路の具体的構成など任意で良いものであ
る。
【図面の簡単な説明】
第１図は従来の積分形Ａ／Ｄ変換装置の構成を
示すブロツク図であり、第２図は従来の積分形
Ａ／Ｄ変換装置の動作を説明する波形図である。
第３図は本発明のＡ／Ｄ変換装置の基本構成を示
すブロツク図であり、第４図はその積分器の出力
波形を従来のＡ／Ｄ変換装置のものと比較して示
した図である。第５図は本発明の第一の実施例に
よるＡ／Ｄ変換装置の構成を示すブロツク図であ
り、第６図はこの装置でのＫ＝８のときの各部の
波形を示す図であり、第７図はこの装置でのＫ＝
２のとき積分器の出力波形例を示す図であり、第
８図はこの装置でのＫ＝４のときの積分器の出力
波形を示す図である。第９図ａ，ｂは本発明の第
２の実施例を示す装置の部分的構成示すブロツク
図および論理図である。第１０図は本発明の第３
の実施例による装置の部分的構成を示すブロツク
図であり、第１１図ａ，ｂはそれぞれこの実施例
での各部の波形を示す図および論理図である。第
１２図および第１３図はそれぞれ本発明の第４お
よび第５の実施例におけるＡ／Ｄ変換装置の部分
構成を示すブロツク図である。 図中の符号、１，１０１，３１…積分器、７，
４２，４３，４４…カウンタ、９，１０，３９，
４０，１１１，１５１，１５２…フリツプフロツ
プ、５，１０５，１０６，４５，４６…比較器、
６，３６…パルス発生器、１１６，２１６…デジ
タル出力、３８…スタート回路、S1，S2，S3…ス
イツチ、２，１０２，３２…アナログ入力源、
３，１０３，３３…基準電圧源。

Claims (1)

  1. 【特許請求の範囲】 １ アナログ入力信号の積分を第一の期間にわた
    つて行ない続いて該第一の期間の終了時の積分値
    の絶対値を第１の基準電源によつて減ずる如く積
    分して積分値が所定値になる迄の第二の期間を検
    出しこれを用いてデジタル信号を得るアナログ―
    デジタル変換装置であつて、前記第一の期間にお
    いて前記アナログ入力信号による積分値の絶対値
    を減じるように第二の基準電源を選択的に該アナ
    ログ信号に重畳して積分を行ない、前記第二の基
    準電源がアナログ信号に重畳された第三の期間を
    検出し、前記第二の期間と第三の期間とを用いて
    前記アナログ入力信号を得るアナログ―デジタル
    変換装置において、前記第一の期間においてＫ個
    の（Ｋは２以上の整数）時点を定め、このうちの
    Ｍ―ｎ番目（ＭはＫよりも小さい整数、ｎはＭ以
    下の整数）からＭ―１番目迄の各時点において積
    分値が設定値に至つていないときにはＭ番目の時
    点以降第二の基準電源の重畳を行なわないことを
    特徴とするアナログ―デジタル変換装置。 ２ 前記Ｋが外部から可変であることを特徴とす
    る特許請求の範囲第１項に記載のアナログ―デジ
    タル変換装置。 ３ 前記第１の基準電源と第二の基準電源とが同
    一であることを特徴とする特許請求の範囲第１に
    記載のアナログ―デジタル変換装置。
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