JPH01112825A - 改善されたデルタ変調エンコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアナログ−デジタル・エンコーダに関し、特に
デルタ変調を用いる改善されたアナログ−デジタル・エ
ンコーダに関するものである。

［従来技術］ 種々の物理的現象を高い精度で検出するための装置は、
商業、工業、科学及び軍事用の広い範囲に亘って用いら
れている。これらの装置の多くは、検出したアナログ・
データを該データのダイナミックレンジ、分解能９位相
及び直線性を減じることなく、送信して処理することが
できるデジタルデータに変換する。そしてこれらの装置
において、検出器（例えば、マイクロフォン、／・イド
ロフオン、地中聴音機、光検出器、赤外線検出器、影像
スキャナー、磁気検出器等）から供給されるアナログ信
号は、例えば前置増幅器、イコライザ、制御利得回路、
アンティ・エイリアス・フィルタ（Ａｎｔｉ−ａｌｉａ
ｓ　Ｆｉｌｔｅｒ　：誤った情報を排除するフィルタで
ある）、サンプル保持回路等からなる電気的な信号調整
装置によって、デジタル化のための調整が行なわれてい
る。このようにして調整さ九たアナログ信号は、アナロ
グ−デジタル・エンコーダ（以下Ａ／Ｄエンコーダと云
う。）によってデジタル信号に変換される。このような
装置においてデータの忠実度を制限し装置の性能を低下
させる主たる原因は、Ａ／Ｄエンコーダや信号調整用電
気装置によってデータ信号内に発生させられるひずみや
ノイズである。

これらの装置の殆んどにおいて、Ａ／Ｄエンコーダとこ
れらに対応して設けられる信号調整用回路とくより得ら
れる最良の忠実度は、信号対ひずみ比（ＳＤＲ）で９Ｏ
−１００ｄＢである。Ａ／Ｄエン；−ダの忠実度を測定
するものとして一般的に用いられｌ≠るような単一の測
定の方法はない（これはＡ／Ｄエンコーダが用いられる
環境や装置が、種々雑多なためである）。しかじな゛が
ら、後述するように信号対ひずみ比は、広い範囲のＡ／
Ｄ装置において忠実度を正確に測定し得る手段になる。

信号対ひずみ比には、直流残留偏差、目盛係数の誤差、
又は位相遅れのひずみなどは含まれていない。信号対ひ
ずみ比ＳＤＲは以下に定義されるように、次のようなノ
イズや実施上の事項、即ち非直線性（直線性）（Ｇａｕ
ｓｓｊａｎ　）　）　＋クリッピング、ダイナミックレ
ンジ（瞬時値、二詞波（ｔｗｏ　ｔｏｎｅ　３＋分解能
及び単音調を含むものである。上記リストから明らかな
ように、信号対ひずみ比（ＳＤＲ）は、Ａ／Ｄエンコー
ダの忠実度の測定に相応した多くの事情を考慮している
。

信号対ひずみ比ＳＤＲを決定するためには、Ａ／Ｄエン
コーダに入力される検出アナログ信号のスペクトル内の
最大周波数である最大信号周波数Ｆｍｓが仮定される。

そして、２つのサイン波トーン（最大信号周波数Ｆｍｓ
の７１チと８３％の周波数をそれぞれ有し且つ等しい振
幅を有している）を混合し、これをＡ／Ｄエンコーダの
入力に入力テスト信号として供給する。

Ａ／Ｄエンコーダの出力はスペクトル分析され、ひずみ
電力は入力テスト信号の２つの周波数におけるエネルギ
とゼロ周波数におけるエネルギとを除いたゼロ馬力電力
の全ての総計として定義される。（ゼロ周波数と上記２
つのテスト信号の周波数の測定から除外されたノイズを
見積って、測定したひずみ電力に加えている。）信号電
力に相当するサイン波は、Ａ／Ｄエンコーダの出力で測
定した、入力テスト信号中の２つのトーンの実効筐振幅
（ＲＭ　Ｓ　ａｍｐｌｉ　ｅｔｕｄｅｓ　）の総計の自
乗として定義される。（信号電力に相当するサイン波の
この定義は、実際の２トーン・テスト信号と同じビーク
−ピーク振幅を有する巣−トーン・テスト信号の電力ｔ
−貴わしている。）信号対−ひずみ比（ＳＤＲ）は、入
力信号の強さが変化する場合に得られる、先に定義した
信号電力に相当するサイン波と先に定義したひずみ電力
との最大比として定義され、この信号対６ずみ比は通常
デシベル（ｄＢ）で宍わされる。サンプル二ホールド回
路をＡ／Ｄエンコーダの前に置く必要のあるＡ／Ｄエン
コーダでは、信号対ひずみ比ＳＤＲはサンプル・ホール
ド回路とＡ／Ｄエンコーダとを組合せた状態で測定する
。

アナログ−デジタル変換方法には、多くの範ｖあるがそ
の中には下記のものが含まれている。

１、積分及び計数法（Ｉｎｔｅｇｒａｔｅ　ａｎｄ　Ｃ
ｏｕｎｔ）電圧−周波数及び計数法 ２、連続近似法（ＳｕｃｃｅＢｓｉｖｅ　Ａｐｐｒｏｘ
ｉｍａｔｉｏｎ）３、デルタ変調 デルタ・シグマ・変調 ４、フラッシュ変換（Ｆｌａｓｈ　Ｃｏｎｖｅｒｓ＋１
ｏｎ）５、ジョセフソン結合素子法（Ｊｏｓｅｐｋｓｏ
ｎ　Ｊｕｎｃｔｉｏｎ　Ｄｅｖｉｃｅｓ　）上記クラス
１のエンコーダ（積分及び計数と電圧−周波数及び計数
）は非常に速度が遅く、このエンコーダは測定されるア
ナログ信号が一定不変であると仮定されるデジタル電圧
計やデジタル・マルチメータに主に用いられている。

クラス２のエンコーダ（連続近似）は、抵抗（又は容量
）比が時間と温度とともに変動するため、信号対ひずみ
比を９０−１００ｄＢ以上に保つことができない。そし
てこの種のエンコーダは成分比に対し非常に高い感度を
有しており、また殆んどの装置においてエンコーダの前
にサンプル・ホールド回路及びアンチ・エイリアス・フ
ィルタを必要とする。したがってこのような追加回路は
、システムに大きなひずみを加えることになる。クラス
２のエンコーダはこのような欠点を有しているものの、
このエンコーダは上記５つのクラスのエンコーダの中で
広範囲の装置に用いられるものとしては最もよい性能を
有している。

クラス３のエンコーダ（デルタ変調及びデルタ・シグマ
変調）は、非常に大量のデータを発生する。例えば、１
２０ｄＢの信号対ひずみ比を得るためには、このクラス
のエンコーダの１つの積分器の動作で最大信号周波数（
Ｆｍｓ）における入力信号の１サイクル当り２α０００
ビツトを発生する。真の情報内容に対してこのように出
力データ伝送速度が高いと、データの処理、記憶。

伝送に面倒で困難な問題が生じる。またこのクラスのエ
ンコーダの信号対ひずみ比ＳＤＲは、いわゆる１粒状ノ
イズ（ｇｒａｎｕｌａｒ　ｎｏｉｓｅ　）″（量子化ノ
イズの形をとっている）のノイズ層（ｎｏｉｓｅ　ｆｌ
ｏｏｒ　）によって支配されている。そしてこのクラス
のエンコーダを１つの積分器で構成したものでは、入力
信号の最大周波数に対するエンコーダの出力ビツト速度
を倍加するたびに、９ｄＢの粒状ノイズの減少と９ｄＢ
の信号対ひずみ比ＳＤＲを得ることができるにすぎない
。したがって、必要なビット速度は、信号対ひずみ比Ｓ
ＤＲの増加と共に指数関数的に大きくなる。このように
指数関数的にビット速度が大きくなるので、このクラス
のエンコーダは信号対ひずみ比の低い用途に最も適して
いる。

このクラスのエンコーダで二段積分を行なえば、ビット
速度の１倍加当ｆｉ　１５ｄＢの信号対ひずみ比の増加
を達成できるので、このようにすれば中程度の信号対ひ
ずみ比の用途に用いることができる。しかしながら、二
段積分を用いた場合でも、１００ｄＢ又はそれ以上の信
号対ひずみ比を必要とする用途に用いるときには、出力
ビツト速度を実現不可能なほど高くする必要がある。

り２ス４のエンコーダ（フラッシュ変換）は、信号対ひ
ずみ比を６ｄＢ増大させるたびにフラッシュ変換器の構
成の複雑さを倍加しなければならないため、信号対ひず
み比の低い装置（約６０ｄＢ）に限定される。したがっ
て、フラッシュ変換器は信号対ひずみ比ＳＤＲの高い（
１００ｄＢ又はそれ以上）装置には適さないが、帯域幅
が非常に高い信号には最も適している。

クラス５のエンコーダ（ジョセフノン接合素子）は、現
在は商業的には使用されていない。この素子はジョ七７
ノン接合のユニークな量子化特性に基づいて非常に早い
速度で且つ正確に動作する。しかしながら、このエンコ
ーダは、絶対零度の７度以内に素子の温度を保つための
冷却装置が必要となるため、特殊な用途にのみ適するも
のである。

このように、この技術分野においては、高い信号対ひず
み比と、信号周波数の帯域幅に対して低いデータ速度（
ｄａｔａ　ｒａｔｓ　）とを有し、粒状ノイズの量の少
ないアナログ−デジタル・エンコーダが必要とされてい
る。

発明の概要 本発明の目的は、従来のエンコーダの欠点を解決するア
ナログ−デジタル・エンコーダを提供することにある。

特に、本発明の目的は、少くとも１２０ｄＢの信号対ひ
ずみ比を有するアナログ−デジタル・エンコーダｔ−ｍ
供することにある。

本発明の他の目的は、従来の成るアナログ−デジタル・
エンコーダで必要とされていたサンプル・ホールド回路
、アンチ・エイリアス・フィルタ及び制御利得増幅器を
設ける必要性を無くして、信号調整の誤シを減少させ価
格を低下させたアナログ−デジタル・エンコーダを提供
することにある。

更に本発明の他の目的は、従来のデルタ変調エンコーダ
よりデータ出力速度が低く、同じ周波数帯において信号
対ひずみ比性能の優れたアナログ−デジタル・エンコー
ダを提供することにある＠ 本発明のアナログ−デジタル・エンコーダは、以下に述
べるように多くの新規な特徴と利点を有し七いる。

本発明のアナログ−デジタル・エンコーダは、全く新規
な方法のデルタ変調技術を用いる改善されたデルタ変調
エンコーダ（ＥＤＭＥ）である。本発明の改善されたデ
ルタ変調エンコーダは、約３００七から３００ＫＨｚの
範囲の帯域幅の信号において、従来よりも精確で直線性
が高く、ダイナミック・レンジが広く且つ信号対ひずみ
比を高くして、Ａ／Ｄ変換を行うことができる。

また、本発明によれば上記の範囲に亘って、少くとも１
２０ｄＢの信号対ひずみ比性能を得ることができる。ち
なみに、次に優れているとされるＡ／Ｄ変換（連続近似
）による同範囲における信号対ひずみ比Ｆｉ９０−１０
０ｄＢまでである。更に本発明の改善されたデルタ変調
エンコーダの信号対ひずみ比は、連続近似エンコーダの
ひずみ比より、時間及び温度に対して安定性がある。３
００　Ｈｚ以下の信号帯斌幅でも、改善されたデルタ変
調エンコーダの優れた信号対ひずみ比は、従来のデルタ
変調エンコーダ及びデルタ・シグマ変調エンコーダに匹
敵する。しかし、本発明の改善されたデルタ変調エンコ
ーダは上記２つのエンコーダのいずれよりも出力ビツト
速度が低い。また本発明の改善されたデルタ変調エンコ
ーダを連続近似エンコーダと置き変えれば、アンチ・エ
イリアス・フィルタやサンプル・ホールド回路が必要な
くなるため、装置の寸法、電力及び価格を減することが
できる。更に改善されたデルタ変調エンコーダを用いた
装置の全体では、連続近似エンコーダを用いた装置より
、非積分のアナログ・コンポーネントが少くてすむ。ま
た、改善されたデルタ変調エンコーダの出力を復号する
ために用いられるデコーダは、従来のデルタ変調エンコ
ーダとデルタ・シグマ変調エンコーダを除く、他のＡ／
Ｄエンコーダ用のデコーダと比べて価格が大変に安い。

この特徴は、将来デジタルオーディオの高忠実度録音に
有益な可能性がある。デジタル・ハイ−ファイ・し；−
ド用のプレイヤでは、デコーダを必要とするので、本発
明の改善されたデルタ変調エンコーダによシレコードに
コードを記録すれば、プレイヤの価格を下げることがで
きる。

本発明の改善されたデルタ変調工゛ンコーダでは、スペ
クトル・テイルタ（Ｓｐｅｃｔｒｕｍ　ｔｉｌｔｅｒ　
：　８する入力振動信号に対応する周波数応答を有する
フィルタ）を備えており、従来のデルタ変調及びデルタ
・シグマ変調エンコーダでは必要であるとされている実
限不可能な高いビット速度とすることなしに、このスペ
クトル・テイルタによシ本発明のエンコーダに非常に高
い忠実度のＡ／Ｄエンコーディング（少くとも１２０ｄ
Ｂの信号対ひずみ比）を達成させることができる。例え
ば、本発明の改善されたデルタ変調エンコーダでは、１
つの積分器により行なわれるデルタ変調エンコーダやデ
ルタ−３シグマ変調エンコーダにおいて必要とされるク
ロ、ツク速度（ｃｌｏｃｋ　ｒａｔｅ　ｌの略１／１０
０で高い忠実度（少くとも１２０ｄＢの信号対ひずみ比
）を達成する。また、本発明の改善されたデルタ変調エ
ンコーダによれば、二段積分器によるデルタ変調エンコ
ーダやデルタ・シグマ変調エンコーダで必要とされるク
ロック速度よシ低いクロック速度で高い忠実度を達成す
る。

改善されたデルタ変調エンコーダの出力は、−膜内なデ
ジタル・フィルタ技術を用いてデジタル処理がなされる
。従来のＡ／Ｄ二ンコンコーディング常行なわれている
等化（ｅｑｕａｌｉｚａｔｉｏｎ　）やバンド制限のよ
うな信号調整は、改善されたデルタ変調エンコーダによ
るエンコーダ処理の後にデジタル的に行なわれる。改善
されたデルタ変調エンコーダにプログラム可能なデジタ
ル後処理装置を設ければ、プログラム可能な信号調整を
備えたエンコーダを提供することができる。このように
、信号調整をデジタルの領域に移行させる方法は、アナ
ログで信号調整するよシも更にｎ度及び安定性のよい信
号調整を可能にする。またこれは信号調整のプログラム
化を可能にする。改善されたデルタ変調エンコーダの高
いダイナミック・レンジがこのような方法を可能にして
いる。改善されたデルタ変調エンコーダに接続されるデ
ジタル後処理装置は、そのデータ・フォーマツ）　（ｄ
ａｔａ　ｆｏｒｍａｔ　ｌを、下げたサンプル速度（ｓ
ａｍｐｌｅ　ｒａｔｅ　ｌにおける１サンプル・フオー
ム（ｓａｍｐｌｅ　ｆｏｒｍ　）当シのマルチ−ビット
（ｍｕｌｔｉ　−ｂｉｔ　）に変換する。いかなる信号
調整の後にもサンプル速度は存在するので、サンプル速
度は信号のためのナイキス）　（Ｎｙｑｕｉｓｔ　）の
判定条件を満たさなければならない。デジタル後処理装
置は安定且つ正確な偽せ信号防止のフィルタ処理（ａｎ
ｔｉ−ａｌｉａｓ　ｆｉｌｔｅｒｉｎｇ　）を行なうこ
とができるので、後処理装置に接続される改善されたデ
ルタ変調エンコーダは、アナログ・アンチ・エイリアス
・フィルタにおける位相及び利得ドリフト、ノイズ、位
相遅れひずみ等を生じさせることなしにζ遅伏近似エン
コーダの出力フォーマントと同じ方法で動作することが
できる。

改善されたデルタ変調エンコーダ出力の、ビットが連続
しており、ワード区域がなく　（ｗｏｒｄｌｅｓｓ　）
、且つ平等（ｄｅｍｏｃｒａｔｉｃ　）であるという特
質は、多くの場合ｉｃ　利点がある。Ａ／Ｄエンコーダ
の出力が遠隔測定されたり記録される必要がある場合に
は、遠隔測定通信路や記録媒体は一般的にビットの連続
フォーマット（ｂｉｔ　５ｅｒｉａｌ　ｆｏｒｍａｔ　
）を有するので、この特質は装置中の遠隔測定器や記録
及び再生のノ・−ドウエアを簡単にすることができる。

他の目的と利点は、添付の図面を参照しながら、以下に
記載され請求される構成及び動作の詳細により明らかに
なるであろう。尚図面において同一部材には同一の符号
が附しである。

好ましい実施例の詳細な説明 第１Ａ図は本発明の改善されたデルタ変調工ンコー器）
２０はアナフグ入力信号と内部デコーダ２２によって発
生させられる内部アナログ信号を合わせてアナログ振動
信号又はアナログ誤差信号（ａｎａｌｏｇ　ｄｉｔｈｅ
ｒｓｉｇｎａｌ　）を発生する。スペクトル・テイルタ
（Ｓｐｅｃｔｒｕｍｔｉｌｔｅｒ　）　２４はアナログ
振動信号を処理して平滑したアナログ信号を発生する。

普通の信号状態にあっては、スペクトル・テイルタ２４
は直流アナログ・フィルタとして機能する。１ビツトＡ
／Ｄコンバータ２６は、好ましい実施例にあってはコン
パレータであり、傾斜したアナログ信号の極性をデジタ
ル信号に変換する。

サンプリング回路２８はタイミング発生器３０からのタ
イミング信号に従って、１ビツトＡ／Ｄコンバータ２６
のデジタル信号出力を周期的にサンプリングする。

したがって、このデジタル出力のビット速度はタイミン
グ発生器３０により発生されるタイミング信号によって
決められる。サンプリング回路２８はまた、連続したビ
ットの流れとして改善されたデルタ変調エンコーダのデ
ジタル出力を発生する。改善されたデルタ変調エンコー
ダの出力はワード（ｗｏｒｄ　）区域のない（この出力
はどのようなサイズのワードとしても伝送され、また蓄
積等されるが）連続したビットの流れである。

したがって改善されたデルタ変調エンコーダ１０は、い
かなる復号プロセスにおいても、ビットがそれぞれ等し
い比重（ｗｅｉｇｈｔ　）を有し且つ各ビットがそれぞ
れ唯一の時間に処理可能なデジタル出力を発生する。こ
れに反し、ＮビットのサンプリングＡ／Ｄエンコーダ（
例えば上述のクラス１，２．４及び５におけるＡ／Ｄエ
ンコーダ）では、１ワード当ｐＮビツトで且つワード内
にビットの順位のある特有なワード構成を有している。

改善されたデルタ変調エンコーダの出力にはワード構成
が必要ないので、出力の伝送、記録、蓄積。

及び再生が簡単である。なぜならば伝送又は記録媒体に
ワード境界情報を含ませる必要がないからである。

好ましい実施例では、サンプリング回路２８は１ビツト
・デジタル・サンプラ又はフリップ・フロップから構成
される。

サンプリング回路２８のデジタル出力は・円部デコーダ
２２にフィードバックされ、内部デコーダ２２はタイミ
ング発生器３０からタイミング信号を受信する。

内部デコーダ２２は振幅基準器３２と１ビツト・デジタ
ル−アナログ・；ンバータ３４とから構成される。

この１ビット・デジタル−アナログ・コンバータはデジ
タル出力とタイミング発生器３０からのタイミング信号
とに基づいて内部アナログ信号を発生する。この内部ア
ナログ信号はデジタル出力の１ビツト毎に１パルスが発
生させられるパルス信号でちる。特定のパルスの領域（
ａｒｅａ−）は、デジタル出力の対応するビットによっ
て、振幅基準器３２によシ与えられる２つの可能な値か
ら決定される。このアナログ入力信号は特定の周波数バ
ンド中にスペクトルの内容（５ｐｅｃｔｒａｌｃｏｎｔ
ｅｎｔｓ　’ｊを有する信号である。また、このアナロ
グ入力信号は、先の周波数バンドの外側にもスペクトル
の内容を有することもできる。アナログ入力信号と内部
アナログ信号は、アナログ振動信号を作るために一緒に
合わされる。所定の周波数バンド内にあるアナログ信号
の部分（複数）は、この所定の周波数バンド内にある内
部アナログ信号の部分（複数）によってキャンセルされ
てしまう。この周波数バンド内のアナログ振動信号のス
ペクトル内容は非常に低い。フィードバック信号、即ち
、内部アナログ信号は所定の周波数バンドでは入力アナ
ログ信号を追跡する。これはその範囲ではスペクトル・
テイルタが非常に高い利得を有しているためである。第
６図を参照すると、これは実験にもとづいて描いたもの
であるが、スペクトル・テイルタ２４の出力での平滑さ
れたアナログ信号のスペクトルの形状は平坦でちる。こ
れはアナログ振動信号のスペクトルの形がスペクトル７
テイルタ２４０周波数応答を逆にしたものに極めて近似
していることを表わしている。スペクトル・テイルタ２
４は入力信号のスペクトル・バンド内において非常に高
い利得を有しておシ、したがってアナログ振動信号はこ
の所定の周波数バンド中においては非常に僅かなエネル
ギしか有していない。所定のアナログ入力信号周波数バ
ンド内においてアナログ振動信号のスペクトル密度が低
いことは、そのアナログ入力信号の周波数バンド内にお
いては、内部デコーダ２２から出力される内部アナログ
信号が正確にアナログ入力信号を追跡することを意味す
る。内部デコーダ２２の出力はサンプリング回路２８の
デジタル出力から発生するので、デジタル出力はアナロ
グ入力信号の正確なイメージを再構成するのに十分な情
報を含んでいる。

改善されたデルタ変調エンコーダ１０の特徴は、スペク
トル・ティシタ２４内のティルトの程度（スペクトル・
テイルタの周波数応答の傾斜の程度）によって支配され
ることである。改善されたデルタ変調エンコーダｌＯの
精度は、アナログ入力信号のスペクトル・バンド内のス
ペクトル・テイルタの有効ゲインに比例し、このスペク
トル・バンド内のスペクトル・テイルタの有効ゲインは
ビット速度周波数ＦＢＩＴ　　からａＩＦｎｚＴ付近に
おけるスペクトル・テイルタの有効ゲインと区別されて
いる。

第４図を参照すると、第１図について先に述べた種種の
信号が示しである。第４図の列ａＦｉタイミ／グ発生器
３０からサンプリング回路２８へ伝送されるタイミング
信号を示している。列すはタイミング発生器３０から内
部デコーダ２２内の１ビット・デジタル−アナログ・コ
ンバータ３４へ伝送されるタイミング信号を示している
。第４図の列ｄはサンプリング回路２８から出力される
デジタル出力信号を示している。

第４図の列ｃｔｉ”ｏ″と”１″のビットからなるデー
タ列を示しておシ、このデータ列はサンプリング回路２
８から出力される出力信号のデータ領域表示である。

第４図の列ａと列すに示されるように、デジタル出力信
号（例ｄ）のビット速度はタイミング信号（列ａ）によ
って決められている。第４図の列ｅは内部デコーダ２２
内の１ピツ）Ａ／Ｄコンバータ３４によって発生させら
れる内部アナログ信号を示している。列ｅに示されるよ
うに、内部アナログ信号は゛タイミング信号（列ｂ）と
デジタル出力信号（列Ｃ）のデータ値とに従属するパル
ス信号である。

改善されたデルタ変調エンコーダ１０の重要な要素はス
ペクトル・テイルタ２４である。上記の通り、スペクト
ル・テイルタは通常リニア・フィルタとして機能するた
め、スペクトル・テイルタ２４によって発生される所望
のティルト（周波数応答の傾き）はエンコーダの負のフ
ィードバックの安定性を害する位相遅れを生じさせる。

線形システム制御理論において、負のフィードバックル
ープを安定化するサム（ｔｈｕｍｂ　）の法則は、もし
単一ループ・ゲイン周波数にいたるまでのあらゆる周波
数において位相遅れが１８０６より／Ｊ％さければ、フ
ィードバック・ループは安定であるとする。

更に正確にこの法則について述べれば、実際は、単一ル
ープ・ゲイン周波数未満ではいかなる位相遅れ（１８０
゜よシ大きい場合を含む）があり、てもよいが、単一ル
ープ・ゲイン周波数においては位相遅れが１８０６より
小さくならなければならないということである。即ち、
低周波数（単一ゲイン以下）での位相遅れが１８０°よ
シ大きいときには、条件付きで安定なシステムが存在す
る。

それ故もし単一ループ・ゲイン周波数を位相遅れが１８
０’より大きい範囲まで下げるぺ〈ループ・ゲインを十
分に減少させると、システムは不安定になる。

スペクトル・テイルタは略αＩＦｎｘＴからＦｎＩＴｔ
での周波数領域において１８０°より小さな位相遅れを
有しておシ、且つαＩＦｎｘτ未満では１８０°よシ十
分に大きな位相遅れを有している。ティルト（スペクト
ル・テイルタの周波数応答の傾き）は０．ＩＦｎｒＴよ
シ下では相応して大きく、Ｏ，ＩＦＢＩＴ　とＦＢＩＴ
の間では小さい。ｏ、ＩＦＢ１丁からＦＢＩＴまでの範
囲における位相遅れが比較的小さい場合には、改善され
たデルタ変調エンコーダのフィードバック・ループは安
定な動作そ−ドにある。しかしながら、０．１ＦｍＴ　
　より下の周波数において位相遅れが１８０°より大き
くなることは、改善されたデルタｆ！ＩＱエンコーダの
フィードバック・ループが、例えばフィードバック・ル
ープ内に異常に大きな信号を自己保持するような極限サ
イクル（１１ｍ１ｔ　ｃｙｅｌｅ＋ｓ　）がある可能性
を有していることを意味する。そのため、スペクトル・
ティシタ２４内に異常に大きな信号が発生したときはい
つでも、ＦＢＩＴよシ下のすべての周波数において位相
遅れを１８０゜より小さくするように、スペクトル・テ
イルタ２４がクリッパ回路３６（第３図参照）を有して
いる。したがって、極限サイクルはスペクトル・ティシ
タ２４内の異常に大きな信号により特性づけられるので
、クリッパ３６は極限サイクルが残存しないようにする
。このクリッパは非線形素子でちり、クリッパは位相遅
れを減少させるに伴ってスペクトルの傾斜（５ｐｅｃｔ
ｒａｌｔｉｌｔ）を減少させるが、クリッパはスペクト
ル・テイルタ２４の正常な動作には干渉しない。なぜな
らば、改善されたデルタＲ調エンコーダの正常な動作中
にあっては、スペクトル・テイルタ２４の信号レベルは
クリッパ３６のスレッシュホールドより下にあり、クリ
ッパ３６は働かないからである。クリッパ３６は入力信
号のスペクトル・パ／ド内の粒状ノイズを抑制する責を
負うスペクトル・ティルトを大きくすることができる。

クリッパ３６がないとすると、改善されたデルタ変調エ
ンコーダ１０は、電力停止時や該エンコーダが電源に現
われる過渡状態や、入力信号がフル・スチールを越える
状態や、エンコーダ（侵入する無線周波数のエネルギの
バースト（ｂｕｒｓｔ　）等の外乱にｉ随したときに取
消し難い極限サイクルになる。

第７因は、本発明の改善されたデルタ変調エンコーダの
デジタル出力信号を復号するために用いられる外部デコ
ーダの一実施例のブロック図を示している。この外部デ
コーダは、１ビット・デジタル−アナログ・コンバータ
３３．振幅基準器３５及び低域フィルタ３７とから成る
。１ビツトＤ／Ａコンバータ３３は、デジタル入力ビツ
トの流れ（改善されたデルタ変調エンコーダ１０のデジ
タル出力と同じである。）を１ビット当り１パルスに変
換する。特定のパルスの領域は、振幅基準器３５より得
られる２つの可能な値から、デジタル出力の対応するビ
ット（即ち、デコーダへの入力ビットの流れ〕によって
定められる。低域フィルタ３７は、スペクトル的に最大
信号周波数Ｆｍｓに等しいか又はそれよシ小さいパルス
流の中のエネルギのすべてを通過させ、スペクトル的に
最大信号周波数Ｆｍｓより上のエネルギをフィルタ処理
する。１ビツトＤ／Ａコンバータ３３から出力されるパ
ルス列は”振動信号又は誤差信号（ｄｉｔｈｅｒ　ｓｉ
ｇｎａｌ　）″が一緒に混合された１真の信号イメージ
（ｔｒｕｅ　ｓｉｇｎａｌ　ｉｍａｇｅ　）″から成っ
ている。振動信号（ｄｉｔｈｅｒ　ｓｉｇｎａｌ　ｌは
固定したサイズのパルスのパルス列と真の信号イメージ
との間の差である。振動信号のエネルギの殆んどがスペ
クトル的に最大信号周波数Ｆｉｎｓより上にあるため、
低域フィルタ３７は振動信号の殆んどをフィルタ処理す
る。

デコーダの出力は、スペクトル的に最大信号周波数Ｆｒ
ｒＩ８又はそれよシ下にある振動信号の部分だけを、ノ
イズとして含んでいる。

尚第７図のデコーダはデルタ・シグマ変調エンコーダに
も用いることができるエンコーダである。本発明の改善
されたデルタ変調エンコーダがデルタ・７グマ変調エン
コーダより性能が高いのは、改善されたデルタ変調エン
コーダ１０が、広範囲に亘って、スペクトル的に最大信
号周波数Ｆｍｇ又はそれより下にあるアナログ振動信号
の部分を減少させるからである。改善されたデルタ変調
エンコーダでは、広範囲に亘って、アナログ振動信号の
スペクトルをテイルテイング（周波数応答の傾斜を変え
ること）することによシこれを行っており、その結果、
信号通過バンドから多くのアナログ振動信号ノイズを低
域フィルタ３７によって除去している。

１ビツトＤ／Ａコンバータ３３から出力されるパルス列
内に存在する真の信号イメージは最大信号周波数ｈ３又
はこれより下の周波数に制限されることはなく、この信
号イメージはアナログ入力信号の広いバンドイメージ（
ｂａｎｄ　ｉｍａｇｅ　）である。この真の信号イメー
ジは改善されたデルタ変調エンコーダ出力のビット速度
の半分より下にスペクトル的に位置するアナログ入力信
号の全エネルギから成っている。ビット速度の半分まで
の周波数における入力エネルギはエイリアス（ａｌｉａ
ｓ　）されない（即ち、異った周波数にシフトされるこ
とである）。ビット速度の半分より上での入力エネルギ
はエイリアス（偽信号になる）されるが、この入力エネ
ルギはその新しい周波数におけるエネルギの強さがその
周波数における振動信号の強さに匹敵するような大きさ
になるまで減少させられる。したがって、偽せ信号化（
ａｌｉａｓｉｎｇ　）は本発明の改善されたデルタ変調
エンコーダには問題にならず、その結果、改善されたデ
ルタ変調エンコーダ１０はアンチ・エイリアス・フィル
タ又はサンプル・ホールド回路のいずれも必要としない
。

１ビツトＤ／Ａコンバータ３３から出力されるパルス列
内の真の信号イメージは広いバンド・イメージ（ｂａｎ
ｄ　ｉｍａｇｅ　）　を含み且つ成る最大信号周波数Ｆ
ｍｓ又はそれ以下のスペクトル的なエネルギに限定され
ることがないので、最大信号周波数Ｆｍｓの値は、デコ
ーダ（第７図）内の低域フィルタ３７のカット・オフ周
波数の変化のみによっては変化されることはない。改善
されたデルタ変調エンコーダ１０では最大周波数より上
の周波数の入力信号でも普通にエンコードするため、デ
ルタ変調エンコーダ１０は最大周波数を変更するように
修正される必要がない。

これに対し、本発明の改善されたデルタ変調二ンコ、−
ダニ０用のデコーダ（第７図）では、デルタ変調用デコ
ーダが１ビツトＤ／Ａコンバータ３３と低域フィルタ３
７との間に接続されるアナログ積分器を必要とする。こ
のデルタ変調エンコーダ用デコーダで必要とされる積分
器は、一方におけるデルタ変調エンコーダと、他方にお
けるデルタ・シグマ変調エンコーダ若しくは改善された
デルタ変調エンコーダ１０との間のいくつかの特徴的な
違いによって拘束されている。したがってデルタ変調エ
ンコーダでは大きな直流の不定状態を有し、入力の直流
部分を有効にエンコードすることができない。これに反
し、改善されたデルタ変調エンコーダ１Ｇでは直流及び
直流の信号をエンコードすることができる。またデルタ
変調エンコーダでは信号がある傾斜になると過負荷状態
となるが、改善されたデルタ変調エンコーダ１０では、
信号がある振幅になると過負荷状態になる。したがって
、デルタ変調エンコーダにおいて可能な最大サイン波信
号がサイン波の周波数に反比例するのに対し、改善され
たデルタ変調エンコーダ１０の可能な最大サイン波信号
は周波数には無関係である。よって、改善されたデルタ
変調エンコーダ１０では、スロープの制限や直流の不定
状態がないのでデルタ変調エンコーダより優れている。

第７図に示されるデコーダは、改善されたデλり変調エ
ンコーダ１０からの１サンプル入力当り１つのビット又
は１サンプル出力当り複数のピッ）　（ｍｕｌｔｉ　−
ｂｉｔ　）を有するデジタル低域フィルタとしてデジタ
ル的に動作することができ、また出力サンプル速度（ａ
ａｍｐｌｅ　ｒａｔｅ　）をナイキストの判定条件の範
囲内において、奪取（即ち選択したサンプルを棄てる）
によって減少させることができる。特に、出力サンプル
速度は、低域フィルタのカット・オフ速度（ｃｕｔ−ｏ
ｆｆ　ｒａｔｅ）に従い約２．５Ｆｍｓまで下げること
ができる。デジタル低域フィルタ及びデシメータは、改
善された変調エンコーダの出力をＮビット・サンプリン
グＡ／Ｄエンコーダの出力コード又はフォーマットに変
換する。これはデジタル処理であるから、データの信号
対ひずみ比（ＳＤＲ）を保持するように設計することも
でき、また改善されたデルタ変調エンコーダの出力は（
信号対ひずみ比ＳＤＲを失うことなく）、最小限実施可
能なビット速度を持った広く使用されるコードに変換さ
れるＯ 第１Ｂ図は、本発明の改善されたデルタ変調エンコーダ
の異なる実施例を示しており、特にスペクトル・テイル
タ２４が第１のスペクトル・テイルタ２４ａ及び第２の
スペクトル・テイルタ２４ｂに分けられている。スペク
トル・テイルタ２４により発生させられる特別なティル
ト（周波数応答の傾き）は、負のフィードバック・ルー
プのどこに入れても、本発明の所望の特徴を達成するこ
とができる。

第２Ａ及び第２Ｂ図には、スペクトル・テイルタ２４の
一実施例を含む、改善されたデルタ変調エンコーダ１０
の回路図が示しである。

スペクトル・テイルタ２４は３つの積分回路からなり、
本実施例にあっては積分器３８と二段積分器４０とによ
って構成されている。積分器３８は、コンデンサ４３．
抵抗４４．４６及び４８．演算増幅器５０及び５２．及
び積分用コンデンサ５４とから成る。抵抗４４及び４６
とコンデンサ４３とは、演算増幅器５０と５２とが１つ
の高性能の演算増幅器として機能するように組み合せる
ために用いられる。二段積分器４０は演算増幅器５６及
び５８．コンデンサ５５及び５７゜抵抗５９，６１．６
３．６５及び６７及び積分用コンデンサ６０及び６２と
から成る。演算増幅器５６及び５８、抵抗６５及び６７
及びコンデンサ６７は、前述の増幅器５０及び５２．抵
抗４４及び４６並びにコンデンサ４３と同様の方法で機
能する。コンデンサ５５と抵抗６１とはビット速度の周
波数またはそれより上の周波数の付近で位相を進ませる
。抵抗６３ｆ′ｉ、複雑な周波数水準ｔ　ｆｒｅｑｕｅ
ｎｃｙ　ｐｌａｎｅ　ｌ内にゼロ応答を設け、二段積分
器４０に二段積分性性を付与している〇クリッパ回路３
６は４つのダイオード６４　、６６　。

６８及び７０と抵抗６９とから構成される。スペクトル
・テイルタ２４の実施例についてみると、０．１　ＦＢ
ＸＴより下での位相遅れは、２７０°に近づく、なぜな
らば各積分用コンデンサ５４．６０及び６２については
９０°の位相遅れだからである。クリッパ３６は、積分
用コンデンサ６０及び６２０２つを有効にバイパスする
ことにより１８０°の位相遅れを無くす。したがって改
善されたデルタ変調エンコーダ１００安定性が保たれる
。

１ビツトＡ／Ｄコンバータ２６はコンパレーク７２及び
抵抗７４とから構成される。サンプリング回路２８はク
リップ・フロップ７６から成り、このフリップ・フロッ
プは抵抗７４を通してデジタル信号をまたタイミング発
生器３０からタイミング信号を受信し、更に４出力端子
からデジタル出力を発生する。

タイミング発生器３０は、フリップ・フロップ７８゜８
０．８２及び８４．ナンド・ゲート８６及びインバータ
８８から構成される。タイミング発生器３０は以下に述
べるような多数のタイミング信号を発生する。

フリップ・フロップ７８は、第４図の列ａＫ対応するよ
うな、タイミング信号を７リツプ・フロップ７６からな
るす／プル回路２８に供給する。第４図の列すに対応す
るような、残シのタイミング信号は内部デコーダ２２内
の１ピツト・デジタル−アナログ・コン７（−タに供給
される。

１ビット・デジタル−アナログ・コンバータ３４はナン
ド・ゲー）９０．９２及び９４を有しており、各ナンド
・ゲートはタイミング発生器３０からタイミング信号を
受信する。またナンド・ゲート９０はフリップ・フロッ
プ７６からなるサンプリング回路２８からのデジタル・
データ出力を受信する。１ビット・デジタル−アナログ
・コンバータ３４は更にナンド・ゲート９６及び９８と
を有しており、該ナンド・ゲート９６及び９８はスイッ
チング信号Ａ及びＢｊ−出力する。

好ましい実施例によれば、１ビット・デジタル−アナロ
グ・コンバータ３４は充電ポンプ（ｃｈａｒｇｅ　ｐｕ
ｍｐ　）であり、更にＰチャンネルＪ型ＦＥＴＩＧＯ及
び１０２を有している。ＦＥＴ　１０　Ｇ及び１０２は
スイッチング信号Ａ及びＢにより導通及び遮断される。

充電ポンプ３４＃ｉ更にトランジスタ１０４，１０６．
１０８及び１１０からなるはしご回路を有している。実
施例にシいては、トランジスタ１０８は所定の定電流を
供給する。トランジスタ１０６及び１１０は、交互に所
定の定電流を流し、トランジスタ１１０を通して電流が
流れると、電流は接地側に向かい何の効果も有しない。

トランジスタ１０６を通して電流が流れると、電流はト
ランジスタ１０４を通って流れ、この電流は更にスイッ
チング信号Ａ及びＢによって導通するトランジスタ１０
０又はトランジスタ１０２のいずれかを蓮して流れるよ
うに切換えられる。トランジスタ１００を通して流れる
と接地側に向かうことになる。トランジスタ１０２が導
通して、電流がトランジスタ１０６及び１０４を通して
流れると、その電流はアナログ・サマー２０、本実施例
、ｃＦｉｉ鎚＝↓￥−繍２゜、供給されることになる。

そして、直列に並んだトランジスタ１０８．１０６．１
０４及び１０２を通って電流が流れて、特定の長さのパ
ルスのため＆２０に供給されるときはいつでも、″１″
ビットがデジタル出力に現われる。トランジスタ１１０
及び１０６は所定の定電流をパルス状に切り、この電流
はトランジスタ１０４及び１０６を通して間歇的に供給
される。

第５図は第２Ａ及び２Ｂ図に示した文字に対応する種々
の信号を示すグラフである。そして第５図Ｆｉ１ビット
の間のタイミング図であり、文字Ｘ（データ）はデータ
が変化する場所を示している。クロック信号ＣＫＦｉＩ
ビット時間当り４サイクルを有している。タイミング信
号り及びＥは常にデータ信号の論理値のいかんに拘らず
同じである。タイミング信号Ｃは、常にビット時間の略
中間で下にさがるパルスである。タイミング信号が低い
ときには、電流パルスはトランジスタ１０４及び１０６
を通して流れ、トランジスタ１００及び１０２には電流
パルスが印加される。トランジスタ１００及び１０２に
電流パルスが印加されている間は、トランジスタ１００
及び１０２はデータによって切り換えられず、タイミン
グ信号Ａ及びＢがトランジスタ１００及び１０２を制御
する。したがって、トランジスタ１０４及び１０６から
与えられる各電流パルスは、その全部が接地側か合算接
続点２０に供給される。タイミング信号Ａ及びＢは、ス
イッチ１００及び１０２が動作する前に遮断状態又はブ
レーク（ｂｒｅａｋ　）が存在するように発生している
。これは、信号Ａの両端部と信号Ｂの両端部とが互い違
いになるようにすることによυできる。このようにすれ
ば、両信号は同時にロウになることはなく、シたがって
トランジスタ１００と１０２とが同時に導通することは
ない。

第３図を参照すると、スペクトル・テイルタ２４は、４
つの積分回路を有しておシ、実施例では、これらの積分
回路は積分器１１２と三段積分器１１４とから構成され
ている。積分器１１２は演算増幅器１２０と積分用コン
デンサ１２２とから構成されている。三段積分器１１４
は演算増幅器１２４．積分用コンデンサ１２６．１２８
及び１３０．並びに抵抗１３１，１３２゜１３４及び１
３６から構成される。第２Ａ図に示した実施例では、ク
リッパ回路３６は４つのダイオード１３８．１４０，１
４２及び１４４並びに抵抗１４５とから成っている。合
算器１４６はスペクトル・テイルタ２４を通って通過す
る２つの信号を合算す名。

第３図のスペクトル・テイルタ２４の実施例では、０．
１ＦＢＩＴより下の位相遅れは３６０’に近づく、なぜ
ならば、各積分用コンデンサ１２２，１２６．１２８及
び１３０について９０’の位相遅れだからである。クリ
ッパ回路３６は、Ｈ７デｙｔ１２６．１２８及び１３０
をバイパスさせて２７０’の位相遅れを無くす。第３図
の実施例のリニア・フィルタの構成が合算器１４６で接
合する２つの並列信号路を有しているため、この構成か
らスペクトル・テイルタの性能にいくつかの利点を有し
ている。Ｏ，１ＦｎｘｔからＦａｎ”＊での周波数範囲
において必要な位相限界（即ち、１８０°よシ下の位相
）を保持するが、合算器１４６内における２つの信号路
間の部分的干渉は、約０．１ＦＢｘτ以下で大きなスペ
クトル・ティルトを実現させることができる。クリッパ
３６はスペクトル・テイルタ２４の高い位相遅れについ
てのみ動作し、この並列信号路の構成は、低い位相遅れ
辺のクリップされる高い位相遅れ辺を越えた優性から、
十分に高い信号レベル条件において、低いすべての位相
遅れを保証する。

本発明の改善されたデルタ変調エンコーダ１０は、多く
の異った方法でも実現できる。例えば、先に示したスペ
クトル・テイルタ２４の実施例では３乃至４つの積分回
路を用いているが、クリッパ３６（数個のりリッパでも
よい）がＮ−１個（Ｎは３又はそれ以上の整数）の積分
用コンデンサの両端に接続されている限り、スペクトル
・テイルタの積分回路の数は所望の数（Ｎ個）とするこ
とができる。また、アナログ入力信号は、スペクトル・
テイルタ２４の内部の点又はその出力において、改善さ
れたデルタ変調エンコーダ１０のフィードバック・ルー
プに入力するようにしてもよい。さらに、第１Ａ図の合
算器２０はいずれの入力において反転するものであって
も非反転のものであってもよく、またフィードバック・
ループ内の各部材（スペクトル・ティシタ２４，１ビツ
トＡ／Ｄコンバータ２６、サンプリング回路２８及び１
ビツトＤ／Ａコンバータ３４）も反転又は非反転のもの
であってもよい。

唯一の制約は、フィードバック・ゲインが負でなければ
ならないことであり、その結果ループ中のいずれが１つ
を除く信号を任意に選択すればよい。内部デコーダ２２
に関しては、内部デコーダ２２によって発生させられる
２種類のパルスは、高さ１幅、形、領域の大きさ及び標
準ビット速度のクロックに対応して発生する時間が異っ
ている。このパルスの１つは無効パルス、即ちパルスが
無い場合にすることができ、また内部デコーダ出力上の
基本ラインも零にしなくてもよい。サンプリング回路２
８の出力には、デジタル処理装置の出力が内部デコーダ
２２への入力又はデジタル出力になるように、このデジ
タル処理装置を入れることができる。

本発明の多くの特徴及び利点は詳述した明細書から明ら
かで１）シ、またこれは本発明の真の精神及び範囲内に
あるシステムの特徴及び利点のすべてを包含メするよう
に添付のクレームに記載されている。更に、多くの修正
及び変形は当業者に容易であり、図示し且つ説明した実
際の構成及び動作によって本発明が限定されるものでな
く、またすべての適宜の修正及び均等物は本発明の範囲
内にとどまるものである。

【図面の簡単な説明】

第１Ａ図は本発明の改善されたデルタ変調エンコーダの
ブロック図、 第１Ｂ図は本発明の改善されたデルタ変調エンコーダの
異なる実施例のブロック図、 第２Ａ図及び第２Ｂ図は第１Ａ図のスペクトル・テイル
タ２４の第１の実施例を含む、第１Ａ図に示される改善
されたデルタ変調エンコーダｔ−構成する回路図、第３
因は第１Ａ図のスペクトル・テイルタ２４の第２の実施
例の回路図、 第４図は第１Ａ図に関連して示された種々の信号を示し
てなるタイミング■、 第５図は第２Ａ図及び第２Ｂ図に関連して示された種々
の信号を示してなるタイミング図、第６図は第１Ａ図の
スペクトル・テイルタ２４に得られる内部アナログ振動
信号のスペクトル密度とスペクトル・テイルタ２４の利
得を示すグラフ、及び第７図は第１Ｋ図の改善されたデ
ルタ変調エンコーダのデジタル出力を復号するために用
いることができるデコーダの一実施例を示すブロック図
である。 プ １０・・・デルタ変調エンコーダ、２０・・・ア３ｏグ
・サマー、２２・・・内部デコーダ、２４・・・スペク
トル・テイルタ、２８・・・サンプリング回路、３０・
・・タイミング発生器、３２・・・振幅基準器、３４・
・・デ第６図 ＠７図

Claims (23)

【特許請求の範囲】
1. （１）アナログ入力信号をデジタル出力に変換するアナ
   ログ−デジタル・エンコーダにおいて、前記アナログ入
   力信号を受信し且つアナログ振動信号を発生するアナロ
   グ・サマー手段と、該アナログ・サマー手段に接続され
   て前記アナログ振動信号を受信し且つ平滑されたアナロ
   グ信号を出力するスペクトル・テイルタと、該スペクト
   ル・テイルタに接続されて前記平滑されたアナログ信号
   を受信し且つ前記デジタル出力を発生するコンバータ手
   段と、該コンバータ手段と前記アナログ・サマー手段と
   に接続されて内部アナログ信号を発生させ且つ該内部ア
   ナログ信号を前記アナログ・サマー手段に供給すること
   により前記デジタル出力の内容を前記アナログ・サマー
   手段にフィードバックするフィードバック手段とを備え
   てなり、前記アナログ・サマー手段が前記アナログ入力
   信号と前記内部アナログ信号とを加算して前記アナログ
   振動信号とし、前記スペクトル・テイルタが位相遅れを
   １８０°未満に減少させる手段を備え且つある周波数に
   おいては１８０°より大きな位相遅れを有していること
   を特徴とするアナログ−デジタル・エンコーダ。
2. （２）前記スペクトル・テイルタが、前記アナログ・サ
   マー手段に接続された第１の積分回路と、該第１の積分
   回路に接続された第２の積分回路と、該第２の積分回路
   と前記コンバータ手段に接続された第３の積分回路と、
   前記第２及び第３の積分回路に並列接続されたクリッピ
   ング回路とからなることを特徴とする請求範囲第１項に
   記載のアナログ−デジタル・エンコーダ。
3. （３）前記該スペクトル・テイルタが、前記アナログ・
   サマー手段に接続された第１の積分回路と、前記第１の
   積分回路に接続された第２の積分回路と、該第２の積分
   回路に接続された第３の積分回路と、該第３の積分回路
   と前記コンバータ手段とに接続された第４の積分回路と
   、前記第２、第３及び第４の積分回路に並列接続された
   クリッピング回路とからなることを特徴とする請求範囲
   第１項に記載のアナログ−デジタル・エンコーダ。
4. （４）前記スペクトル・テイルタが前記アナログ・サマ
   ー手段と前記コンバータ手段との間に接続された少くと
   も３つの積分回路と、前記少くとも３つの積分回路のう
   ち２つの積分回路に並列接続されたクリッピング回路と
   からなることを特徴とする請求範囲第１項に記載のアナ
   ログ−デジタル・エンコーダ。
5. （５）前記スペクトル・テイルタが前記アナログ・サマ
   ー手段と前記コンバータ手段との間に接続されたＮ個（
   Ｎは３以上の整数）の積分回路と、前記Ｎ個の積分回路
   のうちＮ−１個の積分回路に並列接続されたクリッピン
   グ回路とからなることを特徴とする請求範囲第１項に記
   載のアナログ−デジタル・エンコーダ。
6. （６）前記コンバータ手段及び前記フィードバック手段
   に接続されて第１のタイミング信号を前記第コンバータ
   手段に与え且つ第２のタイミング信号を前記フィードバ
   ック手段に与えるタイミング手段を更に備え、前記コン
   バータ手段が前記第１のタイミング信号に従つて前記デ
   ジタル出力を発生し、前記フィードバック手段が前記第
   ２のタイミング信号に従って前記内部アナログ信号を発
   生することを特徴とする請求範囲第１、２、３、４又は
   ５項のいずれかに記載のアナログ−デジタル・エンコー
   ダ。
7. （７）前記フィードバック手段が前記タイミング手段、
   前記コンバータ手段及び前記アナログ・サマー手段に接
   続されたデコーダ回路であることを特徴とする請求範囲
   第６項に記載のアナログ−デジタル・エンコーダ。
8. （８）前記デコーダ回路が１ビット・デジタル−アナロ
   グ・コンバータであることを特徴とする請求範囲第７項
   に記載のアナログ−デジタル・エンコーダ。
9. （９）前記コンバータ手段は前記スペクトル・テイルタ
   に接続されたアナログ−デジタル・コンバータと該アナ
   ログ−デジタル・コンバータ及び前記デコーダ回路に接
   続されたサンプリング回路とからなることを特徴とする
   請求範囲第７項に記載のアナログ−デジタル・エンコー
   ダ。
10. （１０）前記サンプリング回路はフリップ・フロップか
    らなることを特徴とする請求範囲第９項に記載のアナロ
    グ−デジタル・エンコーダ。
11. （１１）前記アナログ−デジタル・コンバータが１ビッ
    ト・アナログ−デジタル・コンバータであること特徴と
    する請求範囲第１０項に記載のアナログ−デジタル・エ
    ンコーダ。
12. （１２）前記１ビット・アナログ−デジタル・コンバー
    タがコンパレータであることを特徴とする請求範囲第１
    １項に記載のアナログ−デジタル・エンコーダ。
13. （１３）第１と第２のタイミング信号を発生するタイミ
    ング手段と、アナログ入力信号を供給する信号供給手段
    と、該信号供給手段に接続されてアナログ振動信号を発
    生するアナログ・サマー手段と、該アナログ・サマー手
    段に接続されて前記アナログ振動信号を受信し且つ平滑
    アナログ信号を発生するスペクトル・テイルタと、該ス
    ペクトル・テイルタに接続されて前記平滑アナログ信号
    を受信し且つデジタル信号を出力するアナログ−デジタ
    ル・コンバータと、該アナログ−デジタル・コンバータ
    と前記タイミング手段とに接続されて前記デジタル信号
    と前記第１のタイミング信号とに従つた連続したビット
    の流れからなるデジタル出力を発生するサンプリング回
    路と、該サンプリング回路、前記タイミング手段及び前
    記アナログ・サマー手段に接続されて前記第２のタイミ
    ング信号と前記デジタル出力とに従つて前記アナログ・
    サマー手段に内部アナログ信号を与えるフィードバック
    手段とを備え、前記アナログ・サマー手段は前記アナロ
    グ入力信号と前記内部アナログ信号を加算して前記アナ
    ログ振動信号を発生し、また前記スペクトル・テイルタ
    は位相遅れを１８０°未満に減少させる手段を有し且つ
    ある周波数において１８０°より大きな位相遅れを有し
    ていることを特徴とするアナログ−デジタル・エンコー
    ダ。
14. （１４）前記スペクトル・テイルタは、前記アナログ・
    サマー手段に接続された第１の積分回路と、該第１の積
    分回路に接続された第２の積分回路と、前記第２の積分
    回路と前記アナログ−デジタル・コンバータとの間に接
    続された第３の積分回路と、前記第２と第３の積分回路
    に並列接続されたクリッピング回路とからなることを特
    徴とする請求範囲第１３項に記載のアナログ−デジタル
    ・エンコーダ。
15. （１５）前記スペクトル・テイルタは、前記アナログ・
    サマー手段に接続された第１の積分回路と、該第１の積
    分回路に接続された第２の積分回路と、該第２の積分回
    路に接続された第３の積分回路と、該第３の積分回路と
    前記アナログ−デジタル・コンバータとの間に接続され
    た第４の積分回路と、前記第２、第３及び第４の積分回
    路に並列接続されたクリッピング回路とからなることを
    特徴とする請求範囲第１３項に記載のアナログ−デジタ
    ル・エンコーダ。
16. （１６）前記スペクトル・テイルタは、前記アナログ・
    サマー手段と前記アナログ−デジタル・コンバータとの
    間に接続された少くとも３つの積分回路と前記少くとも
    ３つの積分回路の２つの並列接続されたクリッピング回
    路とからなる特徴とする請求範囲第１３項に記載のアナ
    ログ−デジタル・エンコーダ。
17. （１７）前記スペクトル・テイルタは、前記第２の手段
    と前記アナログ−デジタル・コンバータとの間に接続さ
    れたＮ個（Ｎは３以上の整数）の積分回路と該Ｎ個の積
    分回路のＮ−１個の積分回路に並列接続されたクリッピ
    ング回路とからなることを特徴とする請求範囲第１３項
    に記載のアナログ−デジタル・エンコーダ。
18. （１８）前記フィードバック手段は前記タイミング手段
    、前記サンプリング回路及び前記アナログ・サマー手段
    に接続されたデコーダ回路からなることを特徴とする請
    求範囲第１３、１４、１５、１６又は１７項のいずれか
    １つに記載のアナログ−デジタル・エンコーダ。
19. （１９）前記デコーダ回路は１ビット・デジタル・アナ
    ログ・エンコーダからなることを特徴とする請求範囲第
    １８項に記載のアナログ−デジタル・エンコーダ。
20. （２０）前記アナログ−デジタル・コンバータは１ビッ
    ト・アナログ−デジタル・コンバータであること特徴と
    する請求範囲第１９項に記載のアナログ−デジタル・エ
    ンコーダ。
21. （２１）第１のタイミング信号を発生するタイミング手
    段と、アナログ入力信号を供給する信号供給手段と、該
    信号供給手段に接続されてアナログ振動信号を発生する
    アナログ・サマー手段と、該アナログ・サマー手段に接
    続されて前記アナログ振動信号を受信し且つ平滑された
    アナログ信号を発生するスペクトル・テイルタと、該ス
    ペクトル・テイルタに接続されて前記平滑されたアナロ
    グ信号を受信し且つデジタル信号を発生するアナログ−
    デジタル・コンバータと、前記アナログ−デジタル・コ
    ンバータ、前記タイミング手段及び前記アナログ・サマ
    ー手段に接続されて前記第１のタイミング信号と前記デ
    ジタル信号とに基いて前記アナログ・サマー手段に内部
    アナログ信号を供給するフィードバック手段とを備えて
    おり、前記アナログ・サマー手段は前記アナログ入力信
    号と前記内部アナログ信号とを加えて前記アナログ振動
    信号を発生し、更に前記スペクトル・テイルタが前記ア
    ナログ・サマー手段に接続された少くとも３つの積分回
    路と該３つの積分回路のうちの２つに並列接続されたク
    リッピング回路とからなることを特徴とするアナログ−
    デジタル・エンコーダ。
22. （２２）前記タイミング手段は第２のタイミング信号を
    発生し、前記アナログ−デジタル・コンバータ、前記タ
    イミング手段及び前記フィードバック手段の間に接続さ
    れて前記デジタル信号と前記第２のタイミング信号に基
    づいて連続したビットの流れからなるデジタル出力を供
    給するサンプリング回路を更に備えてなることを特徴と
    する請求範囲第２１項に記載のアナログ−デジタル・エ
    ンコーダ。
23. （２３）アナログ入力信号をデジタル出力に変換するア
    ナログ−デジタル・エンコーダにおいて、前記アナログ
    入力信号を受信し且つアナログ振動信号を発生するアナ
    ログ・サマー手段と、該アナログ・サマー手段に接続さ
    れて前記アナログ振動信号を受信し且つ平滑されたアナ
    ログ信号を発生する第１のスペクトル・テイルタと、該
    第１のスペクトル・テイルタに接続されて前記平滑され
    たアナログ信号を受信し且つ前記デジタル出力を発生す
    るコンバータ手段と、該コンバータ手段に接続されて前
    記デジタル出力を受信し且つ内部アナログ信号を発生す
    るフィードバック手段と、該フィードバック手段と前記
    アナログ・サマー手段に接続されて前記内部アナログ信
    号を受信し且つ平滑内部アナログ信号を発生する第２の
    スペクトル・テイルタとを備え、前記アナログ・サマー
    手段は前記アナログ入力信号と前記平滑内部アナログ信
    号とを加えて前記アナログ振動信号を作り、また前記第
    １のスペクトル・テイルタと前記第２のスペクトル・テ
    イルタとはともにある周波数において１８０°より大き
    な位相遅れを発生しており、更に前記第１のスペクトル
    ・テイルタと前記第２のスペクトル・テイルタのうちの
    少なくとも１つは位相遅れを１８０°未満に減少させる
    手段を有していることを特徴とするアナログ−デジタル
    ・エンコーダ。