JPS6243607B2 - - Google Patents
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- Publication number
- JPS6243607B2 JPS6243607B2 JP55133828A JP13382880A JPS6243607B2 JP S6243607 B2 JPS6243607 B2 JP S6243607B2 JP 55133828 A JP55133828 A JP 55133828A JP 13382880 A JP13382880 A JP 13382880A JP S6243607 B2 JPS6243607 B2 JP S6243607B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- circuit
- time
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
音楽信号をデジタル信号に変換したPOM信号
を磁気テープやビデオデイスクに記録し、それを
再生するシステムにおいては、使用する記録媒体
の傷や塵埃の存在によつて再生信号中に信号の欠
落が発生する。信号の欠落による信号の誤りに
は、ランダム誤りとバースト誤りがあり、前記の
誤りに関してはそれぞれ様々な訂正方式が発表さ
れているが、VTRを用いたPOM信号記録再生シ
ステムでは、ランダム誤りについては隣接符号訂
正を用いて誤また信号を訂正する方式が、またバ
ースト誤りに対してはインターリーブ操作によつ
て誤りをランダム化する方法が採用されている
（社団法人 日本電子機械工業会 1979年６月制
定技術フアイルSTC−007「民生用PCMエンコー
ダ・デコーダ」）。
を磁気テープやビデオデイスクに記録し、それを
再生するシステムにおいては、使用する記録媒体
の傷や塵埃の存在によつて再生信号中に信号の欠
落が発生する。信号の欠落による信号の誤りに
は、ランダム誤りとバースト誤りがあり、前記の
誤りに関してはそれぞれ様々な訂正方式が発表さ
れているが、VTRを用いたPOM信号記録再生シ
ステムでは、ランダム誤りについては隣接符号訂
正を用いて誤また信号を訂正する方式が、またバ
ースト誤りに対してはインターリーブ操作によつ
て誤りをランダム化する方法が採用されている
（社団法人 日本電子機械工業会 1979年６月制
定技術フアイルSTC−007「民生用PCMエンコー
ダ・デコーダ」）。
第１図は、VTRを用いたPCM信号記録再生シ
ステムの従来例のブロツク図であり、この第１図
において１ａ，１ｂは入力端子であつて、入力端
子１ａ，１ｂに供給されたアナログ信号は、AD
変換器２によつてPCM信号に変換される。（AD
変換器２にはローパスフイルタ、サンプルホール
ド回路、時分割回路なども含む）。
ステムの従来例のブロツク図であり、この第１図
において１ａ，１ｂは入力端子であつて、入力端
子１ａ，１ｂに供給されたアナログ信号は、AD
変換器２によつてPCM信号に変換される。（AD
変換器２にはローパスフイルタ、サンプルホール
ド回路、時分割回路なども含む）。
前記したAD変換器２から出力されるデジタル
信号は、信号切換回路１４と誤り訂正ワード生成
回路１５とに与えられ、誤りワード生成回路１５
で作られた誤り訂正ワードも切換回路１４に与え
られる。切換回路１４は所定の切換動作を行なつ
て、６個の標本化信号ワードと２個の誤り訂正ワ
ードとが時間軸上に所要のように配列されたもの
としてメモリ回路３に供給し、メモリ回路３はそ
れに与えられた情報を記憶する。
信号は、信号切換回路１４と誤り訂正ワード生成
回路１５とに与えられ、誤りワード生成回路１５
で作られた誤り訂正ワードも切換回路１４に与え
られる。切換回路１４は所定の切換動作を行なつ
て、６個の標本化信号ワードと２個の誤り訂正ワ
ードとが時間軸上に所要のように配列されたもの
としてメモリ回路３に供給し、メモリ回路３はそ
れに与えられた情報を記憶する。
また、メモリ回路３はそれに記憶した情報に対
して所定のインターリーブ操作を施こし、メモリ
回路から読出された情報はミキサ６と誤り検出ワ
ード生成回路５とに与えられる。前記したミキサ
６には誤り検出ワード生成回路１５の出力信号
と、複合同期信号発生器で発生された特定な標準
TV方式の走査標準に従う複合同期信号も与えら
れているから、ミキサ６から出力されてVTR７
へ与えられる信号は、標準TV方式のTV信号に準
拠した信号形式のPCM信号となされている。
して所定のインターリーブ操作を施こし、メモリ
回路から読出された情報はミキサ６と誤り検出ワ
ード生成回路５とに与えられる。前記したミキサ
６には誤り検出ワード生成回路１５の出力信号
と、複合同期信号発生器で発生された特定な標準
TV方式の走査標準に従う複合同期信号も与えら
れているから、ミキサ６から出力されてVTR７
へ与えられる信号は、標準TV方式のTV信号に準
拠した信号形式のPCM信号となされている。
第２図は、VTRによつて記録再生されるPCM
信号の１水平同期区間内のデータ配列を示してお
り、この第２図において、Ａ，Ｂは音楽信号の２
チヤンネルの情報による標本化信号ワードを示
し、第２図では６個の標本化信号ワードＡ，Ｂ，
Ａ…と、前記６個の標本化信号ワードＡ，Ｂ，Ａ
…から生成した誤り訂正ワードＰ，Ｑと、誤り検
出ワードCRCとが配置されている状態のブロツ
ク信号が示されている。
信号の１水平同期区間内のデータ配列を示してお
り、この第２図において、Ａ，Ｂは音楽信号の２
チヤンネルの情報による標本化信号ワードを示
し、第２図では６個の標本化信号ワードＡ，Ｂ，
Ａ…と、前記６個の標本化信号ワードＡ，Ｂ，Ａ
…から生成した誤り訂正ワードＰ，Ｑと、誤り検
出ワードCRCとが配置されている状態のブロツ
ク信号が示されている。
VTR７から出力されたPCM信号（標準方式の
TV信号に準拠した信号形式のPCM信号であつ
て、１水平同期区間内に第２図示のようにブロツ
ク信号が存在している）は、比較器８においてデ
ジタルデータとTVの複合同期信号とに分離され
る。比較器８から出力されたデジタルデータは、
直列並列変換回路１６を介して１水平同期区間
（1H）の遅延回路９（1Hデジタル遅延回路９）
に与えられて1Hの期間だけラツチされ、次の１
水平同期区間にメモリ回路１０に入力される。
TV信号に準拠した信号形式のPCM信号であつ
て、１水平同期区間内に第２図示のようにブロツ
ク信号が存在している）は、比較器８においてデ
ジタルデータとTVの複合同期信号とに分離され
る。比較器８から出力されたデジタルデータは、
直列並列変換回路１６を介して１水平同期区間
（1H）の遅延回路９（1Hデジタル遅延回路９）
に与えられて1Hの期間だけラツチされ、次の１
水平同期区間にメモリ回路１０に入力される。
また、前記の比較器８から出力されたデジタル
データは、誤り検出回路１７にも与えられ、誤り
検出回路１７では、誤り検出ワードCRCによつ
て各1H区間内のブロツク信号の誤りの有無を検
出し、検出結果をメモリ回路１０に入力する。
データは、誤り検出回路１７にも与えられ、誤り
検出回路１７では、誤り検出ワードCRCによつ
て各1H区間内のブロツク信号の誤りの有無を検
出し、検出結果をメモリ回路１０に入力する。
1H遅延回路９からメモリ回路１０に与えられ
たインターリーブされている状態のデジタルデー
タは、メモリ回路１０の動作によりデインターリ
ーブされ、また、メモリ回路１０と訂正回路１１
の動作により誤つたデータが訂正されたものとし
てDA変換器１２に与えられ、DA変換器１２より
もとのアナログ信号として出力端子１３ａ，１３
ｂより２チヤンネルＡ，Ｂの信号が送出される
（DA変換器１２には時分割回路、ローパスフイル
タなどが含まれている）。
たインターリーブされている状態のデジタルデー
タは、メモリ回路１０の動作によりデインターリ
ーブされ、また、メモリ回路１０と訂正回路１１
の動作により誤つたデータが訂正されたものとし
てDA変換器１２に与えられ、DA変換器１２より
もとのアナログ信号として出力端子１３ａ，１３
ｂより２チヤンネルＡ，Ｂの信号が送出される
（DA変換器１２には時分割回路、ローパスフイル
タなどが含まれている）。
また、前記した比較器８から出力された水平同
期信号は、制御信号発生回路１８の動作開始のタ
イミング信号として与えられ、制御信号発生回路
１８によつて作られた各種の制御信号は直列並列
変換回路１６、1H遅延回路９、誤り検出回路１
７、メモリ回路１０、訂正回路１１、DA変換器
１２などに供給される。
期信号は、制御信号発生回路１８の動作開始のタ
イミング信号として与えられ、制御信号発生回路
１８によつて作られた各種の制御信号は直列並列
変換回路１６、1H遅延回路９、誤り検出回路１
７、メモリ回路１０、訂正回路１１、DA変換器
１２などに供給される。
第３図は、第１図に示した従来のシステムにお
ける問題点を説明するためのタイムチヤートであ
り、第３図ａ図は水平同期信号Ｐhの破形図（参
考のためにデータも図示してある）第３図ｂ図は
水平同期信号Ｐhに基づいて制御信号発生回路１
８で作られた訂正動作開始信号Paの波形図、第
３図ｃ図はメモリ回路１０の動作の説明図をそれ
ぞれ示している。
ける問題点を説明するためのタイムチヤートであ
り、第３図ａ図は水平同期信号Ｐhの破形図（参
考のためにデータも図示してある）第３図ｂ図は
水平同期信号Ｐhに基づいて制御信号発生回路１
８で作られた訂正動作開始信号Paの波形図、第
３図ｃ図はメモリ回路１０の動作の説明図をそれ
ぞれ示している。
さて、第１図示の従来システムでは比較器８か
ら出力された第３図ａ図示の水平同期信号Ｐhが
制御信号発生回路１８に与えられると、制御信号
発生回路１８内に設けられているカウンタがクリ
アされて、計数動作を開始し、そのカウンタ出力
が与えられるデコーダからはそれぞれ所定の時間
位置に各種のタイミング信号（制御信号）が発生
して、各構成部分の動作の制御が行なわれるよう
になされている。
ら出力された第３図ａ図示の水平同期信号Ｐhが
制御信号発生回路１８に与えられると、制御信号
発生回路１８内に設けられているカウンタがクリ
アされて、計数動作を開始し、そのカウンタ出力
が与えられるデコーダからはそれぞれ所定の時間
位置に各種のタイミング信号（制御信号）が発生
して、各構成部分の動作の制御が行なわれるよう
になされている。
そして、メモリ回路１０は１水平同期区間
（1H）内で、1H遅延回路９から出力された新ら
たな８ワードのデジタルデータの書込み｛第３図
ｃ図中のT2とT4の期間｝、DA変換器１２に対し
て一定の時間々隔で送出するデジタルデータの読
出し｛第３図ｃ図中のT1，T3，T6，T8，T11，
T15の期間｝、デインターレースされた８ワード
のデジタルデータの読出し｛第３図ｃ図中の
T5，T7，T9の期間｝、隣接符号訂正による誤り訂
正のための演算｛第３図ｃ図中のT10，T12の期
間｝、訂正されたデジタルデータの書込み｛第３
図ｃ図中のT13の期間｝、などの各種の動作を行
なわなければならない｛第３図ｃ図中のT14，
T16は余裕時間を示す｝が、メモリ回路１０が上
記した各種の動作を1H期間内で安定にかつ確実
に行なうことができるようにするために、上記の
一連の各種動作には、許容できる範囲内で充分に
長い時間が割当てられるようになされており、余
裕時間は僅少である。
（1H）内で、1H遅延回路９から出力された新ら
たな８ワードのデジタルデータの書込み｛第３図
ｃ図中のT2とT4の期間｝、DA変換器１２に対し
て一定の時間々隔で送出するデジタルデータの読
出し｛第３図ｃ図中のT1，T3，T6，T8，T11，
T15の期間｝、デインターレースされた８ワード
のデジタルデータの読出し｛第３図ｃ図中の
T5，T7，T9の期間｝、隣接符号訂正による誤り訂
正のための演算｛第３図ｃ図中のT10，T12の期
間｝、訂正されたデジタルデータの書込み｛第３
図ｃ図中のT13の期間｝、などの各種の動作を行
なわなければならない｛第３図ｃ図中のT14，
T16は余裕時間を示す｝が、メモリ回路１０が上
記した各種の動作を1H期間内で安定にかつ確実
に行なうことができるようにするために、上記の
一連の各種動作には、許容できる範囲内で充分に
長い時間が割当てられるようになされており、余
裕時間は僅少である。
そのために、何らかの原因で水平同期信号が正
規の1Hの時間々隔よりも大巾に短かい時間位置
に現われた場合には、水平同期信号Ｐhと同じタ
イミングで制御信号発生回路１８から発生される
訂正動作開始信号Pa｛第３図ｂ図｝によつて、
その時に進行中の訂正動作が中断されてしまい、
新らしい水平同期区間に対する訂正動作が開始さ
れてしまうために、訂正動作が中断されることに
よつて誤りが訂正されずに終つたデジタルデータ
がDA変換された時に、再生音中のノイズを生じ
させてしまうことも起こる。
規の1Hの時間々隔よりも大巾に短かい時間位置
に現われた場合には、水平同期信号Ｐhと同じタ
イミングで制御信号発生回路１８から発生される
訂正動作開始信号Pa｛第３図ｂ図｝によつて、
その時に進行中の訂正動作が中断されてしまい、
新らしい水平同期区間に対する訂正動作が開始さ
れてしまうために、訂正動作が中断されることに
よつて誤りが訂正されずに終つたデジタルデータ
がDA変換された時に、再生音中のノイズを生じ
させてしまうことも起こる。
上記の問題は、水平同期信号の同期が常に正規
の状態にある場合には生じないのであるが、ドロ
ツプアウトやスキユーなどにより、水平同期信号
が例えば第３図中の点線位置のＰh′に現われた時
は、訂正動作開始信号が第３図中のPa′の位置に
生じて、その時に進行中の誤り訂正動作を中断さ
せることが起こるのであり、特にVTRを用いた
記録再生時に大きな問題となるのである。
の状態にある場合には生じないのであるが、ドロ
ツプアウトやスキユーなどにより、水平同期信号
が例えば第３図中の点線位置のＰh′に現われた時
は、訂正動作開始信号が第３図中のPa′の位置に
生じて、その時に進行中の誤り訂正動作を中断さ
せることが起こるのであり、特にVTRを用いた
記録再生時に大きな問題となるのである。
前記の点について第３図、及び第６図を参照し
て具体的に説明すると次のとおりである。第６図
ａ図は時刻ｔ１に開始され、本来、時刻ｔ３に終
了すべき１水平同期区間が、スキユーなどの原因
によつて短縮され、時刻ｔ１に現われた水平同期
区間Phの次の水平同期信号Ph′が時刻ｔ２に現わ
れたときの信号の状態を示しており、この場合に
は当然のことながらインターレースされている状
態のデジタルデータにおける時刻ｔ２以降のデー
タが欠除される。なお、この第６図ａ図における
時刻ｔ２に現われた水平同期信号Ph′の位置は前
記した第３図ａ図中の点線図示の水平同期信号
Ph′の位置と同じにしてある。
て具体的に説明すると次のとおりである。第６図
ａ図は時刻ｔ１に開始され、本来、時刻ｔ３に終
了すべき１水平同期区間が、スキユーなどの原因
によつて短縮され、時刻ｔ１に現われた水平同期
区間Phの次の水平同期信号Ph′が時刻ｔ２に現わ
れたときの信号の状態を示しており、この場合に
は当然のことながらインターレースされている状
態のデジタルデータにおける時刻ｔ２以降のデー
タが欠除される。なお、この第６図ａ図における
時刻ｔ２に現われた水平同期信号Ph′の位置は前
記した第３図ａ図中の点線図示の水平同期信号
Ph′の位置と同じにしてある。
スキユーがなかつた場合における第３図ａ図に
示されるような状態のデジタルデータは、同期信
号Phに基づいて制御信号発生回路１８で作られ
た第３図ｂ図中の訂正動作開始信号Paによつて
訂正回路１１におけるデジタルデータに対する訂
正動作が開始され、第３図ｃ図におけるＴ１０，
Ｔ１２の期間に隣接符号訂正による誤り訂正のた
めの演算がなされ、訂正されたデジタルデータ
Xw，Ywが第３図ｃ図におけるＴ１３の期間にメ
モリ１０に書込まれて、良好な訂正動作により誤
りが訂正が行われるのであるが、スキユーが生じ
た場合には、同期信号Phに基づいて制御信号発
生回路１８で作られた第６図ｂ図中の訂正動作開
始信号Paにより訂正回路１１における第６図ａ
図に示されるような状態のデジタルデータに対す
る訂正動作が開始された後に、スキユーのために
時ｔ２に現われた次の水平同期信号Ph′に基づい
て制御信号発生回路１８で作られた第６図ｂ図中
の訂正動作開始信号Pa′によつて、訂正回路１１
でそのときに続行していた訂正動作が中断され、
訂正回路１１では前記した時刻ｔ２に発生された
新らたな訂正動作開始信号Pa′により訂正動作を
開始するために、第６図ｃ図で括弧内に示してい
るＴ１２の期間における隣接符号訂正による誤り
訂正のための演算と、第６図ｃ図で括弧内に示し
ているＴ１３の期間における訂正されたデジタル
データXw，Ywのメモリ１０への書込み動作など
が行われないことになり、したがつて、既述のよ
うに、誤りが訂正されない状態のデジタルデータ
がDA変換されることになつて、再生音中にノイ
ズを発生させることになるのである。なお、第６
図ｃ図の欄外下方に示してあるＡ，Ｂ…等の表示
は、前記したスキユーが発生したことにより図中
で対応している欄内の部分に位置されるような状
態でメモリに書込まれる１水平同期区間のデジタ
ルデータを示している。
示されるような状態のデジタルデータは、同期信
号Phに基づいて制御信号発生回路１８で作られ
た第３図ｂ図中の訂正動作開始信号Paによつて
訂正回路１１におけるデジタルデータに対する訂
正動作が開始され、第３図ｃ図におけるＴ１０，
Ｔ１２の期間に隣接符号訂正による誤り訂正のた
めの演算がなされ、訂正されたデジタルデータ
Xw，Ywが第３図ｃ図におけるＴ１３の期間にメ
モリ１０に書込まれて、良好な訂正動作により誤
りが訂正が行われるのであるが、スキユーが生じ
た場合には、同期信号Phに基づいて制御信号発
生回路１８で作られた第６図ｂ図中の訂正動作開
始信号Paにより訂正回路１１における第６図ａ
図に示されるような状態のデジタルデータに対す
る訂正動作が開始された後に、スキユーのために
時ｔ２に現われた次の水平同期信号Ph′に基づい
て制御信号発生回路１８で作られた第６図ｂ図中
の訂正動作開始信号Pa′によつて、訂正回路１１
でそのときに続行していた訂正動作が中断され、
訂正回路１１では前記した時刻ｔ２に発生された
新らたな訂正動作開始信号Pa′により訂正動作を
開始するために、第６図ｃ図で括弧内に示してい
るＴ１２の期間における隣接符号訂正による誤り
訂正のための演算と、第６図ｃ図で括弧内に示し
ているＴ１３の期間における訂正されたデジタル
データXw，Ywのメモリ１０への書込み動作など
が行われないことになり、したがつて、既述のよ
うに、誤りが訂正されない状態のデジタルデータ
がDA変換されることになつて、再生音中にノイ
ズを発生させることになるのである。なお、第６
図ｃ図の欄外下方に示してあるＡ，Ｂ…等の表示
は、前記したスキユーが発生したことにより図中
で対応している欄内の部分に位置されるような状
態でメモリに書込まれる１水平同期区間のデジタ
ルデータを示している。
本発明は、上記した従来の問題点を解決するた
めになされたものであり、以下、本発明のデータ
訂正回路の具体的な内容を添付図面を参照しなが
ら詳細に説明する。第４図は本発明のデータ訂正
回路を含むPCM信号記録再生システムのブロツ
ク図であつて、この第４図において、既述した第
１図示の従来例のものにおける構成部分と同等な
構成部分には、第１図中に使用している図面符号
と同一の図面符号を付している。
めになされたものであり、以下、本発明のデータ
訂正回路の具体的な内容を添付図面を参照しなが
ら詳細に説明する。第４図は本発明のデータ訂正
回路を含むPCM信号記録再生システムのブロツ
ク図であつて、この第４図において、既述した第
１図示の従来例のものにおける構成部分と同等な
構成部分には、第１図中に使用している図面符号
と同一の図面符号を付している。
第４図において、１ａ，１ｂは２チヤンネル
Ａ，Ｂのアナログ信号の入力端子、２はAD変換
器、３はメモリ回路、４は複合同期信号発生器、
５は誤り検出ワード生成回路、６はミキサ、７は
VTR、８は比較器、９は1H遅延回路、１０はメ
モリ回路、１１は訂正回路、１２はDA変換器、
１３ａ，１３ｂはアナログ信号の出力端子、１４
は切換回路、１５は誤り訂正ワード生成回路、１
６は直列並列変換回路、１７は誤り検出回路であ
り、これらの部分は既述した第１図示の従来例の
POM記録再生システムと同様である。
Ａ，Ｂのアナログ信号の入力端子、２はAD変換
器、３はメモリ回路、４は複合同期信号発生器、
５は誤り検出ワード生成回路、６はミキサ、７は
VTR、８は比較器、９は1H遅延回路、１０はメ
モリ回路、１１は訂正回路、１２はDA変換器、
１３ａ，１３ｂはアナログ信号の出力端子、１４
は切換回路、１５は誤り訂正ワード生成回路、１
６は直列並列変換回路、１７は誤り検出回路であ
り、これらの部分は既述した第１図示の従来例の
POM記録再生システムと同様である。
第４図において、１９は第１の制御信号発生回
路、２０は遅延回路（デジタル遅延回路）、２１
は第２の制御信号発生回路であつて、第１の制御
信号発生回路１９と遅延回路とには比較器８で分
離された水平同期信号Ｐhが供給され、また、第
２の制御信号発生回路２１には遅延回路２０で遅
延された水平同期信号Ｐhdに与えられる。
路、２０は遅延回路（デジタル遅延回路）、２１
は第２の制御信号発生回路であつて、第１の制御
信号発生回路１９と遅延回路とには比較器８で分
離された水平同期信号Ｐhが供給され、また、第
２の制御信号発生回路２１には遅延回路２０で遅
延された水平同期信号Ｐhdに与えられる。
水平同期信号Ｐh｛第５図ａ図｝が供給される
第１の制御信号発生回路１９は、例えばカウンタ
とデコーダとによつて構成されており、水平同期
信号Ｐhが与えられる度毎に計数動作を開始し、
デコーダから所要のタイミングを有する各種の制
御信号を得て、メモリ回路１０へインターレスし
ているデータの書込信号やその他の信号を供給し
たり、デジタル1H遅延回路９や直列並列変換回
路１６、誤り検出回路１７、DA変換器１２など
へそれぞれ所定の制御信号を与える。
第１の制御信号発生回路１９は、例えばカウンタ
とデコーダとによつて構成されており、水平同期
信号Ｐhが与えられる度毎に計数動作を開始し、
デコーダから所要のタイミングを有する各種の制
御信号を得て、メモリ回路１０へインターレスし
ているデータの書込信号やその他の信号を供給し
たり、デジタル1H遅延回路９や直列並列変換回
路１６、誤り検出回路１７、DA変換器１２など
へそれぞれ所定の制御信号を与える。
また、遅延された水平同期信号Ｐhd｛第５図ｂ
図｝が供給される第２の制御信号発生回路２１
は、例えば、カウンタとデコーダとによつて構成
されており、遅延された水平同期信号Ｐhdに基づ
いて訂正動作開始信号Pa｛第５図ｃ図｝や、そ
の他の制御信号（例えば、メモリ回路１０からデ
インターレースしている信号を読出すための信
号、訂正されたデータをメモリ回路１０に書込む
ための信号）を発生する。
図｝が供給される第２の制御信号発生回路２１
は、例えば、カウンタとデコーダとによつて構成
されており、遅延された水平同期信号Ｐhdに基づ
いて訂正動作開始信号Pa｛第５図ｃ図｝や、そ
の他の制御信号（例えば、メモリ回路１０からデ
インターレースしている信号を読出すための信
号、訂正されたデータをメモリ回路１０に書込む
ための信号）を発生する。
このように、本発明のデータ訂正回路において
は、訂正動作開始信号Paを水平同期信号Ｐhを遅
延回路２０によつて遅延させて得た遅延水平同期
信号Ｐhdに基づいて作り、それによつて訂正動作
の開始が行なわれるようになされているので、第
５図ｄ図に示すように余裕時間が既述した第３図
ｃ図の場合に比べて大巾に増加し、また、スキユ
ーなどによつて水平同期信号の位置が1H期間よ
りも短い位置に現われても、訂正動作が中断され
ることがないようにすることも可能となる。
は、訂正動作開始信号Paを水平同期信号Ｐhを遅
延回路２０によつて遅延させて得た遅延水平同期
信号Ｐhdに基づいて作り、それによつて訂正動作
の開始が行なわれるようになされているので、第
５図ｄ図に示すように余裕時間が既述した第３図
ｃ図の場合に比べて大巾に増加し、また、スキユ
ーなどによつて水平同期信号の位置が1H期間よ
りも短い位置に現われても、訂正動作が中断され
ることがないようにすることも可能となる。
第５図において、Ｐh′はスキユーなどによつて
生じた水平同期信号、Ｐh′dは水平同期信号Ｐh′
が遅延された信号である。
生じた水平同期信号、Ｐh′dは水平同期信号Ｐh′
が遅延された信号である。
前記の点について、第５図及び第７図を参照し
て具体的に説明すると次のとおりである。第７図
ａ図は時刻ｔ１に開始され、本来、時刻ｔ３に終
了すべき１水平同期区間が、スキユーなどの原因
によつて短縮され、時刻ｔ１に現われた水平同期
信号Phの次の水平同期信号Ph′が時刻ｔ２に現わ
れたときの信号の状態を示しており、この場合に
は当然のことながらインターレースされている状
態のデジタルデータにおける時刻ｔ２以降のデー
タが欠除される。なお、この第７図ａ図における
時刻ｔ２に現われた水平同期信号Ph′の位置は前
記した第５図ａ図中の点線図示の水平同期信号
Ph′の位置と同じにしてある。
て具体的に説明すると次のとおりである。第７図
ａ図は時刻ｔ１に開始され、本来、時刻ｔ３に終
了すべき１水平同期区間が、スキユーなどの原因
によつて短縮され、時刻ｔ１に現われた水平同期
信号Phの次の水平同期信号Ph′が時刻ｔ２に現わ
れたときの信号の状態を示しており、この場合に
は当然のことながらインターレースされている状
態のデジタルデータにおける時刻ｔ２以降のデー
タが欠除される。なお、この第７図ａ図における
時刻ｔ２に現われた水平同期信号Ph′の位置は前
記した第５図ａ図中の点線図示の水平同期信号
Ph′の位置と同じにしてある。
スキユーがなかつた場合における第５図ａ図に
示されるような状態のデジタルデータは、同期信
号Phを遅延回路２０によつて遅延させて得た第
５図ｂ図に示されているような遅延水平同期信号
Phdに基づいて第２の制御信号発生回路２１で作
られた第５図ｃ図中の訂正動作開始信号Paによ
つて訂正回路１１におけるデジタルデータに対す
る訂正動作が開始され、第５図ｄ図におけるＴ１
０，Ｔ１２の期間に隣接符号訂正による誤り訂正
のための演算がなされ、訂正されたデジタルデー
タXw，Ywが第５図ｄ図におけるＴ１３の期間に
メモリ１０に書込まれて、良好な訂正動作により
誤り訂正が行われる。
示されるような状態のデジタルデータは、同期信
号Phを遅延回路２０によつて遅延させて得た第
５図ｂ図に示されているような遅延水平同期信号
Phdに基づいて第２の制御信号発生回路２１で作
られた第５図ｃ図中の訂正動作開始信号Paによ
つて訂正回路１１におけるデジタルデータに対す
る訂正動作が開始され、第５図ｄ図におけるＴ１
０，Ｔ１２の期間に隣接符号訂正による誤り訂正
のための演算がなされ、訂正されたデジタルデー
タXw，Ywが第５図ｄ図におけるＴ１３の期間に
メモリ１０に書込まれて、良好な訂正動作により
誤り訂正が行われる。
また、同期信号Phを遅延回路２０によつて遅
延させて得た第７図ｂ図に示されているような遅
延水平同期信号Phdに基づいて第２の制御信号発
生回路２１で作られた第７図ｃ図中の訂正動作開
始信号Paによつて訂正回路１１における第７図
ａ図に示されるような状態のデジタルデータに対
する訂正動作が開始された後に、スキユーのため
に時刻ｔ２に次の水平同期信号Ph′が現われた場
合には、その水平同期信号Ph′は遅延回路２０に
よる遅延により第７図ｂ図に示されているような
遅延水平同期信号Phd′となされ、その遅延水平
同期信号Phd′に基づいて第２の制御信号発生回
路２１で作られた第７図ｃ図中の時刻ｔ４の訂正
動作開始信号Pa′に基づいて、第２の制御信号発
生回路２１で作られた第７図ｃ図中の訂正動作開
始信号Pa′によつて、訂正回路１１は時刻ｔ４に
訂正動作を開始するが、この時刻ｔ４における新
らたな訂正動作開始信号Pa′による訂正動作の開
始前に、第７図ｄ図に示されているように、Ｔ１
０の期間における隣接符号訂正による誤り訂正の
ための演算と、Ｔ１３の期間における訂正された
デジタルデータXw，Ywのメモリ１０への書込み
動作などが既に終了しているから、本発明のデー
タ訂正回路ではスキユーがあつた場合でも良好な
訂正動作により訂正が行われることになる。
延させて得た第７図ｂ図に示されているような遅
延水平同期信号Phdに基づいて第２の制御信号発
生回路２１で作られた第７図ｃ図中の訂正動作開
始信号Paによつて訂正回路１１における第７図
ａ図に示されるような状態のデジタルデータに対
する訂正動作が開始された後に、スキユーのため
に時刻ｔ２に次の水平同期信号Ph′が現われた場
合には、その水平同期信号Ph′は遅延回路２０に
よる遅延により第７図ｂ図に示されているような
遅延水平同期信号Phd′となされ、その遅延水平
同期信号Phd′に基づいて第２の制御信号発生回
路２１で作られた第７図ｃ図中の時刻ｔ４の訂正
動作開始信号Pa′に基づいて、第２の制御信号発
生回路２１で作られた第７図ｃ図中の訂正動作開
始信号Pa′によつて、訂正回路１１は時刻ｔ４に
訂正動作を開始するが、この時刻ｔ４における新
らたな訂正動作開始信号Pa′による訂正動作の開
始前に、第７図ｄ図に示されているように、Ｔ１
０の期間における隣接符号訂正による誤り訂正の
ための演算と、Ｔ１３の期間における訂正された
デジタルデータXw，Ywのメモリ１０への書込み
動作などが既に終了しているから、本発明のデー
タ訂正回路ではスキユーがあつた場合でも良好な
訂正動作により訂正が行われることになる。
したがつて、本発明のデータ訂正回路では第３
図及び第６図を参照して説明した従来のデータ訂
正回路のように、誤りが訂正されない状態のデジ
タルデータがDA変換されることになつて、再生
音中にノイズを発生器させることはないのであ
る。なお、第７図ｄ図の欄外下方に示してある
Ａ，Ｂ…等の表示は、前記したスキユーが発生し
たことにより図中で対応している欄内の部分に位
置されるような状態でメモリに書込まれる１水平
同期区間のデジタルデータを示している。前記の
ようにスキユーがあつた場合には、メモリに書込
まれる入力のデジタルデータは正常なものではな
くなるが、入力データの誤りは訂正動作によつて
訂正されるので問題はない。しかしながら、第３
図及び第６図を参照して説明した既述した従来の
データ訂正回路の場合には、入力データの誤りの
他に訂正動作が誤動作を起こしていることによ
り、訂正動作の誤動作によつて生じた訂正不能を
誤つたデータが出力されてしまうために、既述の
ような問題点が生じるのである。
図及び第６図を参照して説明した従来のデータ訂
正回路のように、誤りが訂正されない状態のデジ
タルデータがDA変換されることになつて、再生
音中にノイズを発生器させることはないのであ
る。なお、第７図ｄ図の欄外下方に示してある
Ａ，Ｂ…等の表示は、前記したスキユーが発生し
たことにより図中で対応している欄内の部分に位
置されるような状態でメモリに書込まれる１水平
同期区間のデジタルデータを示している。前記の
ようにスキユーがあつた場合には、メモリに書込
まれる入力のデジタルデータは正常なものではな
くなるが、入力データの誤りは訂正動作によつて
訂正されるので問題はない。しかしながら、第３
図及び第６図を参照して説明した既述した従来の
データ訂正回路の場合には、入力データの誤りの
他に訂正動作が誤動作を起こしていることによ
り、訂正動作の誤動作によつて生じた訂正不能を
誤つたデータが出力されてしまうために、既述の
ような問題点が生じるのである。
なお、第４図を参照して述べた実施例において
は、水平同期信号Ｐhの遅延のために遅延回路２
０を用いるとしているが、実施に当つては第１の
制御信号発生回路１９におけるデコーダ出力を遅
延水平同期信号Ｐhdの代わりに用いて、それを第
２の制御信号発生回路２１に与え（第４図中の点
線図示の接続態様とし、遅延回路２０を省略）る
ようにしてもよいのである。水平同期信号に与え
るべき遅延量は訂正動作の開始の時点がメモリ回
路１０から訂正用データ｛第５図中のデータ
W1，W2…｝の読出しが開始される時点の直前付
近までの間にあるような値となるように任意に設
定されてよいが、VTRのスキユーが±10マイク
ロ秒程度であり、また、PCM信号が水平同期信
号Ｐhの立下がりの時点から、2.6MHzのクロツク
で31クロツク目から始まることを考慮して、
2.6MHzのクロツクで30クロツク程度に選定され
てもよい。
は、水平同期信号Ｐhの遅延のために遅延回路２
０を用いるとしているが、実施に当つては第１の
制御信号発生回路１９におけるデコーダ出力を遅
延水平同期信号Ｐhdの代わりに用いて、それを第
２の制御信号発生回路２１に与え（第４図中の点
線図示の接続態様とし、遅延回路２０を省略）る
ようにしてもよいのである。水平同期信号に与え
るべき遅延量は訂正動作の開始の時点がメモリ回
路１０から訂正用データ｛第５図中のデータ
W1，W2…｝の読出しが開始される時点の直前付
近までの間にあるような値となるように任意に設
定されてよいが、VTRのスキユーが±10マイク
ロ秒程度であり、また、PCM信号が水平同期信
号Ｐhの立下がりの時点から、2.6MHzのクロツク
で31クロツク目から始まることを考慮して、
2.6MHzのクロツクで30クロツク程度に選定され
てもよい。
以上の説明から明らかなように、本発明のデー
タ訂正回路を採用すると、スキユーによつて水平
同期区間が短縮した場合にも訂正動作が良好に行
なわれて誤り訂正が行なわれるので、既述した従
来例で述べたような誤動作による雑音の発生がな
く、また、正常動作モードにおいても、システム
上で不可欠で演算に無関係なデータ処理時間を、
すべて演算時間の余裕に加えることができるため
に、速度の遅い論理素子の使用も可能となり、さ
らに、集積回路化もし易いなどの諸利点が得られ
る。
タ訂正回路を採用すると、スキユーによつて水平
同期区間が短縮した場合にも訂正動作が良好に行
なわれて誤り訂正が行なわれるので、既述した従
来例で述べたような誤動作による雑音の発生がな
く、また、正常動作モードにおいても、システム
上で不可欠で演算に無関係なデータ処理時間を、
すべて演算時間の余裕に加えることができるため
に、速度の遅い論理素子の使用も可能となり、さ
らに、集積回路化もし易いなどの諸利点が得られ
る。
第１図はVTRを用いたPCM信号記録再生シス
テムのブロツク図、第２図は水平同期区間内のデ
ータ配置図、第３図及び第６図は従来の訂正動作
のタイムチヤート、第４図は本発明の一実施例の
ブロツク図、第５図及び第７図は本発明の訂正動
作を示すタイムチヤートである。 ９…1H遅延回路、１０…メモリ回路、１１…
訂正回路、１９…第１の制御信号発生回路、２１
…第２の制御信号発生回路。
テムのブロツク図、第２図は水平同期区間内のデ
ータ配置図、第３図及び第６図は従来の訂正動作
のタイムチヤート、第４図は本発明の一実施例の
ブロツク図、第５図及び第７図は本発明の訂正動
作を示すタイムチヤートである。 ９…1H遅延回路、１０…メモリ回路、１１…
訂正回路、１９…第１の制御信号発生回路、２１
…第２の制御信号発生回路。
Claims (1)
- １ 時系列に並んだデジタル信号をｎ個毎に分割
し、分割したｎ個のデータ信号より生成したｍ個
の誤り訂正信号を付加してなるデジタル信号列を
第１のデータブロツクとし、これを時間軸上に離
散させて作つた新らたなｎ個のデジタル信号とｍ
個の誤り訂正信号との組合わせと、これらの信号
より生成した誤り検出符号とを組合わせてなる新
らたな第２のデータブロツクを構成し、この第２
のデータブロツクを一定の同期信号区間内に配置
して記録または伝送し、再生においては第２のデ
ータブロツク群から順次の第１のデータブロツク
に変換し、また、第２のデータブロツク内のデー
タ信号の内で、記録または伝送中に生じたデータ
信号の誤りを前記の誤り検出符号で検出し、さら
に、第１のデータブロツク内の前記した誤り訂正
信号を用いてもとのデジタル信号に復原する操作
を、前記の同期信号区間を定める同期信号に同期
して実行する訂正演算回路を有する装置におい
て、同期信号検出手段と、検出された同期信号に
同期して第２のデータブロツクのデータ信号を一
時記憶しておく第１のメモリ回路と、前記の同期
信号に同期して同期信号区間より短かい時間内に
前記した第１のメモリ回路の内容を読出し、この
データ信号を再度時系列信号に戻す第２のメモリ
回路に入力する手段と、検出された同期信号の時
点から前記した第１のメモリ回路からの内容の読
出し終了の時点までの時間巾よりも短かい所定の
時間巾の遅延時間を有する遅延回路によつて同期
信号を遅らせて訂正演算開始信号を出力する手段
とを備えてなるデータ訂正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13382880A JPS5758431A (en) | 1980-09-26 | 1980-09-26 | Data correcting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13382880A JPS5758431A (en) | 1980-09-26 | 1980-09-26 | Data correcting circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758431A JPS5758431A (en) | 1982-04-08 |
| JPS6243607B2 true JPS6243607B2 (ja) | 1987-09-16 |
Family
ID=15113987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13382880A Granted JPS5758431A (en) | 1980-09-26 | 1980-09-26 | Data correcting circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5758431A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558624A (en) * | 1978-06-30 | 1980-01-22 | Toshiba Corp | Signal recording and reproducing system |
-
1980
- 1980-09-26 JP JP13382880A patent/JPS5758431A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758431A (en) | 1982-04-08 |
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