JPH038613B2 - - Google Patents
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- JPH038613B2 JPH038613B2 JP58163311A JP16331183A JPH038613B2 JP H038613 B2 JPH038613 B2 JP H038613B2 JP 58163311 A JP58163311 A JP 58163311A JP 16331183 A JP16331183 A JP 16331183A JP H038613 B2 JPH038613 B2 JP H038613B2
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- frame
- signal
- ram
- circuit
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B14/00—Transmission systems not characterised by the medium used for transmission
- H04B14/02—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation
- H04B14/04—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using pulse code modulation
- H04B14/046—Systems or methods for reducing noise or bandwidth
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
（利用分野）
本発明はPCM再生装置に関し、特にエラーに
よる雑音の発生を防止するようにした、SHF−
PCM放送、８mmビデオPCM音声、ヘリキヤルス
キヤンテープデツキ等に使用可能なPCM再生装
置に関する。
よる雑音の発生を防止するようにした、SHF−
PCM放送、８mmビデオPCM音声、ヘリキヤルス
キヤンテープデツキ等に使用可能なPCM再生装
置に関する。
（背景）
情報を伝送し、これを受信したり、あるいは、
情報を一旦記録し、これを再生したりする時、伝
送媒体や記録媒体中に入力される雑音によつて、
再生情報は元の情報と一致しないことがある。
情報を一旦記録し、これを再生したりする時、伝
送媒体や記録媒体中に入力される雑音によつて、
再生情報は元の情報と一致しないことがある。
デイジタル信号化された情報は、その情報に対
応した訂正符号を情報に付加して伝送もしくは記
録することによつて再生時に、誤りデータを訂正
して、忠実再生を行つている。
応した訂正符号を情報に付加して伝送もしくは記
録することによつて再生時に、誤りデータを訂正
して、忠実再生を行つている。
第１図に音声PCM伝送のための信号フオーマ
ツトの一例を示す。１フレームは１〜５の信号に
よつて構成されている。１はフレームの先頭を示
すフレームパターン、２は情報の内容を示す制御
コード、３は情報のスケールを示すレンジビツ
ト、４は情報信号である。情報信号４は１チヤネ
ル〜５チヤネル（４−１，４−２，４−３，４−
４，４−５）まである。５は誤り訂正を行なう訂
正符号である。
ツトの一例を示す。１フレームは１〜５の信号に
よつて構成されている。１はフレームの先頭を示
すフレームパターン、２は情報の内容を示す制御
コード、３は情報のスケールを示すレンジビツ
ト、４は情報信号である。情報信号４は１チヤネ
ル〜５チヤネル（４−１，４−２，４−３，４−
４，４−５）まである。５は誤り訂正を行なう訂
正符号である。
第２図はビツトインターリーブマトリツクスを
示している。前記１フレームは、送出時、ビツト
単位で縦に順に送り出している。訂正符号は、横
軸から、レンジビツト１ビツト情報信号56ビツト
に対し７ビツト付加されている。このビツトイン
ターリーブは、バーストノイズを分散させ誤りデ
ータの訂正効率をあげている。
示している。前記１フレームは、送出時、ビツト
単位で縦に順に送り出している。訂正符号は、横
軸から、レンジビツト１ビツト情報信号56ビツト
に対し７ビツト付加されている。このビツトイン
ターリーブは、バーストノイズを分散させ誤りデ
ータの訂正効率をあげている。
また、フレームパターン以外の信号には、受信
機のビツトクロツク再生を容易にするためスクラ
ンブル処理がなされている。
機のビツトクロツク再生を容易にするためスクラ
ンブル処理がなされている。
さて、以上のフオーマツトは、民間向け放送の
音声情報部に使用されるもので、PCM音声とし
ては、クオリテイの高いものであるが、放送とい
う公共性を考慮すると、弱電界でのＣ／Ｎ劣化状
態でも再生音の出力は必要となる。
音声情報部に使用されるもので、PCM音声とし
ては、クオリテイの高いものであるが、放送とい
う公共性を考慮すると、弱電界でのＣ／Ｎ劣化状
態でも再生音の出力は必要となる。
前記したように、フレームパターンが１フレー
ムの先頭にあり、再生、デコードの基準となる。
このフレームパターンが検出されないと、その１
フレームの全ての情報を正しく再生できない。
ムの先頭にあり、再生、デコードの基準となる。
このフレームパターンが検出されないと、その１
フレームの全ての情報を正しく再生できない。
したがつて、従来のPCM再生装置は、フレー
ムパターンが検出されない時には、出力信号にノ
イズ（シヨツク音）が発生するおそれがあるとい
う欠点があつた。
ムパターンが検出されない時には、出力信号にノ
イズ（シヨツク音）が発生するおそれがあるとい
う欠点があつた。
（目的）
本発明の目的は、フレームパターン（同期信
号）が欠落したり、長いバーストノイズによりエ
ラーが多量に発生した時、正しく再生された前フ
レームの情報を出力させ、ノイズを低減させる
PCM再生装置を提供することにある。
号）が欠落したり、長いバーストノイズによりエ
ラーが多量に発生した時、正しく再生された前フ
レームの情報を出力させ、ノイズを低減させる
PCM再生装置を提供することにある。
（概要）
本発明は、フレームパターン（同期信号）の未
検出によりデスクランブルが正しく行われず、エ
ラーが多量に発生した時や、データの訂正不能を
検出した時に、前フレームのデータが保存されて
いるRAMの切り替えを停止させ、前フレームの
データを伸長して放出させるようにした点に特徴
がある。
検出によりデスクランブルが正しく行われず、エ
ラーが多量に発生した時や、データの訂正不能を
検出した時に、前フレームのデータが保存されて
いるRAMの切り替えを停止させ、前フレームの
データを伸長して放出させるようにした点に特徴
がある。
また、本発明の他の特徴は、入力データの誤り
を検出する手段によつて多量の誤り、または訂正
不能となる多量の誤りが検出された時、フレーム
内再生データに代え、前フレーム再生データを伸
長して放出させるようにした点にある。
を検出する手段によつて多量の誤り、または訂正
不能となる多量の誤りが検出された時、フレーム
内再生データに代え、前フレーム再生データを伸
長して放出させるようにした点にある。
（実施例）
以下に、本発明を実施例によつて説明する。
第３図は、本発明のPCM再生装置の一実施例
である。デイジタル信号に変換されたデータは、
同期信号検出回路６とデスクランブル回路７に入
力される。フレームパターンを同期信号として検
出する同期信号検出回路６の出力はデスクランブ
ル回路７の起動をかける。デスクランブル処理さ
れたデータはビツトインターリーブを解くための
RAM書き込み回路８に入力される。
である。デイジタル信号に変換されたデータは、
同期信号検出回路６とデスクランブル回路７に入
力される。フレームパターンを同期信号として検
出する同期信号検出回路６の出力はデスクランブ
ル回路７の起動をかける。デスクランブル処理さ
れたデータはビツトインターリーブを解くための
RAM書き込み回路８に入力される。
RAMは第１のRAM(A)１１と第２のRAM(B)１
２の２つがあり、書き込み動作と、読み出し動作
をスイツチ１０によつて切替えて行なう。それぞ
れのRAMは１フレーム分の容量をもち、第２図
で示したようなビツトインターリーブを解くた
め、書き込みは縦方向に、読み出しは横方向に行
なう。
２の２つがあり、書き込み動作と、読み出し動作
をスイツチ１０によつて切替えて行なう。それぞ
れのRAMは１フレーム分の容量をもち、第２図
で示したようなビツトインターリーブを解くた
め、書き込みは縦方向に、読み出しは横方向に行
なう。
９は訂正回路であり、これはデータの読み出し
と誤りデータの検出及び訂正を行なう。１３ａは
出力データ伸長制御回路、１３ｂは各チヤネル
1ch〜5chへの分離をする出力回路である。
と誤りデータの検出及び訂正を行なう。１３ａは
出力データ伸長制御回路、１３ｂは各チヤネル
1ch〜5chへの分離をする出力回路である。
今、同期検出回路６によつてフレームパターン
が検出されなかつた時、システムの動作基準とし
ての擬似同期信号（補充同期信号）を発生させ
る。しかし、デスクランブルの起動タイミングが
失なわれているので、次のRAM切換えを停止さ
せる。これにより、誤つたデータの書き込まれた
RAMは訂正回路９へ接続さない。そこで、次の
フレームでは前フレームと同じRAMへの書き込
みと、前フレームのデータが入つたRAMのデー
タ出力が行なわれる。
が検出されなかつた時、システムの動作基準とし
ての擬似同期信号（補充同期信号）を発生させ
る。しかし、デスクランブルの起動タイミングが
失なわれているので、次のRAM切換えを停止さ
せる。これにより、誤つたデータの書き込まれた
RAMは訂正回路９へ接続さない。そこで、次の
フレームでは前フレームと同じRAMへの書き込
みと、前フレームのデータが入つたRAMのデー
タ出力が行なわれる。
第４図は、第３図の回路動作をタイムチヤート
化したものである。フレームＦ３とフレームＦ４
の間の同期信号が欠落し、検出されなかつた時、
前記出力データ伸長制御回路１３ａを起動すると
共に、次の同期信号で、第１のRAM(A)１１と第
２のRAM(B)１２の書き込み、読み出しの切替え
を停止する。この結果、第１のRAM(A)１１から
読み出されたデータは、出力データ伸長制御回路
１３ａによつて２フレームに伸長され、出力回路
１３ｂに出力されることになる。なお、次のフレ
ームでは、正常なRAM切り替えに復帰する。
化したものである。フレームＦ３とフレームＦ４
の間の同期信号が欠落し、検出されなかつた時、
前記出力データ伸長制御回路１３ａを起動すると
共に、次の同期信号で、第１のRAM(A)１１と第
２のRAM(B)１２の書き込み、読み出しの切替え
を停止する。この結果、第１のRAM(A)１１から
読み出されたデータは、出力データ伸長制御回路
１３ａによつて２フレームに伸長され、出力回路
１３ｂに出力されることになる。なお、次のフレ
ームでは、正常なRAM切り替えに復帰する。
このように、１フレームのデータを２フレーム
にわたつて伸長させると、第５図に示すように補
間するフレーム番号５の頭の部分が連続となり、
正しいデータに近いデータになる。この結果、デ
ータの誤検出によるシヨツク音を避けることがで
きる。なお、第５図は第３図の出力をＤ／Ａ変換
器でアナログ信号に変換した波形を示す。
にわたつて伸長させると、第５図に示すように補
間するフレーム番号５の頭の部分が連続となり、
正しいデータに近いデータになる。この結果、デ
ータの誤検出によるシヨツク音を避けることがで
きる。なお、第５図は第３図の出力をＤ／Ａ変換
器でアナログ信号に変換した波形を示す。
第６図は、デインタ−リーブ訂正、データ出力
を３つのRAMで構成した場合の、本発明の第２
実施例である。回路構成は第３図とほぼ同じであ
る。１４は追加された第３のRAM(C)１４であ
る。第１のRAM(A)１１、第２のRAM(B)１２、
第３のRAM(C)１４は、切り替え回路１５によつ
て制御される。RAMの分担は、デインターリー
ブ用の書き込み、誤りデータの検出、訂正、デー
タ出力の３つである。前記と異なる点は、データ
が訂正と共に出力されるのではなく訂正データは
元のRAMにリライトし、出力は出力専用の
RAMを設けたことにある。
を３つのRAMで構成した場合の、本発明の第２
実施例である。回路構成は第３図とほぼ同じであ
る。１４は追加された第３のRAM(C)１４であ
る。第１のRAM(A)１１、第２のRAM(B)１２、
第３のRAM(C)１４は、切り替え回路１５によつ
て制御される。RAMの分担は、デインターリー
ブ用の書き込み、誤りデータの検出、訂正、デー
タ出力の３つである。前記と異なる点は、データ
が訂正と共に出力されるのではなく訂正データは
元のRAMにリライトし、出力は出力専用の
RAMを設けたことにある。
切り替え回路１５は同期信号検出回路６によつ
て検出された同期信号に同期して、RAM１１，
１２，１４をフレームごとにシフトしながら切り
替える。そのRAMの接続状態を第７図によつて
説明する。
て検出された同期信号に同期して、RAM１１，
１２，１４をフレームごとにシフトしながら切り
替える。そのRAMの接続状態を第７図によつて
説明する。
フレームＦ１において、第１のRAM(A)１１
は、RAM書き込み回路８に、第２のRAM(B)１
２は訂正回路９に、第３のRAM(C)１４は、デー
タ出力回路１３に接続される。次のフレームＦ２
ではそれぞれのRAMがシフトし、第３のRAM
(C)１４がRAM書き込み回路８に、第１のRAM
(A)１１が訂正回路９に、第２のRAM(B)１２が、
データ出力回路１３に接続される。
は、RAM書き込み回路８に、第２のRAM(B)１
２は訂正回路９に、第３のRAM(C)１４は、デー
タ出力回路１３に接続される。次のフレームＦ２
ではそれぞれのRAMがシフトし、第３のRAM
(C)１４がRAM書き込み回路８に、第１のRAM
(A)１１が訂正回路９に、第２のRAM(B)１２が、
データ出力回路１３に接続される。
今、フレームＦ２とＦ３の間の同期信号が欠落
したとすると、１フレーム期間遅れて出力データ
伸長制御回路１３ａが起動される。また、第２の
RAM(B)の内容が、不確実となる。それで、フレ
ームＦ４における訂正は不十分となるので、また
次のフレームＦ５では第２のRAM(B)１２は書き
込みにもどり、第１のRAM(A)１１は訂正回路
へ、そして、第３のRAM(C)１４は、そのまま残
る。該RAM(C)１４から読み出されたデータは出
力データ伸長制御回路１３ａにより２フレームに
伸長され、出力回路１３ｂに出力される。この結
果、第１実施例と同様に、データの誤検出による
シヨツク音を避けることができる。
したとすると、１フレーム期間遅れて出力データ
伸長制御回路１３ａが起動される。また、第２の
RAM(B)の内容が、不確実となる。それで、フレ
ームＦ４における訂正は不十分となるので、また
次のフレームＦ５では第２のRAM(B)１２は書き
込みにもどり、第１のRAM(A)１１は訂正回路
へ、そして、第３のRAM(C)１４は、そのまま残
る。該RAM(C)１４から読み出されたデータは出
力データ伸長制御回路１３ａにより２フレームに
伸長され、出力回路１３ｂに出力される。この結
果、第１実施例と同様に、データの誤検出による
シヨツク音を避けることができる。
なお、このRAMの切り換えの制御は、例えば
ROM等にプログラムしておくことにより、容易
に行なうことができる。
ROM等にプログラムしておくことにより、容易
に行なうことができる。
また、前記第１および第２実施例は、それぞれ
RAMが２個、３個の場合につき説明したが、こ
れに限定されず、RAMを増設してもよい。この
ようにすれば、伸長フレーム数を２フレームより
長くすることができ、数フレームにわたつて同期
信号が欠けた場合にも、これに対処することがで
きる。
RAMが２個、３個の場合につき説明したが、こ
れに限定されず、RAMを増設してもよい。この
ようにすれば、伸長フレーム数を２フレームより
長くすることができ、数フレームにわたつて同期
信号が欠けた場合にも、これに対処することがで
きる。
以上は、同期信号が欠落し、デスクランブルの
基準点が不明になり、データを正しく取れない場
合の説明であるが、同期信号が欠落した時、正し
い位置に同期信号を補充するとデータは正しく読
み取ることができる。そこで、同期信号の検出、
未検出にかかわらず、データが正しく読み取れた
かを判断し、RAMの切り替えを制御するように
した、本発明の第３実施例を次に示す。
基準点が不明になり、データを正しく取れない場
合の説明であるが、同期信号が欠落した時、正し
い位置に同期信号を補充するとデータは正しく読
み取ることができる。そこで、同期信号の検出、
未検出にかかわらず、データが正しく読み取れた
かを判断し、RAMの切り替えを制御するように
した、本発明の第３実施例を次に示す。
第８図がその一例である。基本的に第６図と同
じであるが、切り替え回路１５の制御と出力デー
タ伸長制御回路１３ａの起動を、訂正回路９によ
つて行なう。つまり訂正回路９によつて、データ
の誤りを検出した結果、フレーム内のデータ誤り
が多い場合、例えば、データ数の半分以上が誤り
であると判断した時、フレーム内の異常を認め出
力データの切り替えを行なう。
じであるが、切り替え回路１５の制御と出力デー
タ伸長制御回路１３ａの起動を、訂正回路９によ
つて行なう。つまり訂正回路９によつて、データ
の誤りを検出した結果、フレーム内のデータ誤り
が多い場合、例えば、データ数の半分以上が誤り
であると判断した時、フレーム内の異常を認め出
力データの切り替えを行なう。
第７図によつてそのタイミングを説明する。フ
レームＦ３の第２のRAM(B)１２に書き込まれた
データに誤りが多いと、次のフレームＦ４によつ
て訂正回路９がその誤り数を検出し、検出し終つ
た時点、つまりフレームＦ４とフレームＦ５との
間において、RAMの切替回路１５を制御し、第
３のRAM(C)１４はデータ伸長制御回路１３ａに
接続したままとし、第１のRAM(A)１１と第２の
RAM(B)１２とを切り替える。これにより、第２
のRAM(B)１２内の誤りデータ出力を防ぐ。
レームＦ３の第２のRAM(B)１２に書き込まれた
データに誤りが多いと、次のフレームＦ４によつ
て訂正回路９がその誤り数を検出し、検出し終つ
た時点、つまりフレームＦ４とフレームＦ５との
間において、RAMの切替回路１５を制御し、第
３のRAM(C)１４はデータ伸長制御回路１３ａに
接続したままとし、第１のRAM(A)１１と第２の
RAM(B)１２とを切り替える。これにより、第２
のRAM(B)１２内の誤りデータ出力を防ぐ。
次に本発明の他の実施例を説明する。第１１図
および第１２図は、それぞれヘリカルスキヤン方
式のPCMテープデツキのヘツドとテープとの関
係およびPCMテープデツキの概略の構造を示し
ている。１６が磁気テープ、１７は記録（もしく
は再生）ヘツドのテープ上の軌跡である。１本の
軌跡が１フレーム単位となる。テープ１６は、カ
セツトハーフ１８から引き出され、シリンダ１９
に巻きつけられる。巻きつけられる面はシリンダ
１９のほぼ90゜である。また、シリンダヘツド２
０は、シリンダ１９に２個設けられ、それぞれは
180゜の間隔で設置されている。
および第１２図は、それぞれヘリカルスキヤン方
式のPCMテープデツキのヘツドとテープとの関
係およびPCMテープデツキの概略の構造を示し
ている。１６が磁気テープ、１７は記録（もしく
は再生）ヘツドのテープ上の軌跡である。１本の
軌跡が１フレーム単位となる。テープ１６は、カ
セツトハーフ１８から引き出され、シリンダ１９
に巻きつけられる。巻きつけられる面はシリンダ
１９のほぼ90゜である。また、シリンダヘツド２
０は、シリンダ１９に２個設けられ、それぞれは
180゜の間隔で設置されている。
テープ上に記録される信号のフオーマツトを第
１３図に示す。１フレームは、Ｘ、Ｙ、Ｚの３つ
の領域に分割される。Ｙの領域はテープの中央に
ありメインデータの記録される領域である。Ｘお
よびＺの領域はテープの端にあり、コントロール
データ及び付加データ領域に配分されている。
１３図に示す。１フレームは、Ｘ、Ｙ、Ｚの３つ
の領域に分割される。Ｙの領域はテープの中央に
ありメインデータの記録される領域である。Ｘお
よびＺの領域はテープの端にあり、コントロール
データ及び付加データ領域に配分されている。
メインデータ領域Ｙは、０〜255の256ブロツク
で構成されるその１ブロツクを20に示す。８ビツ
ト単位のデータワードは頭から同期信号
（SYNC）、コントロールデータ（Ｃ＆Ｄ）、
Data1、Data2…Data12、Parity1、Parity2、
Parity3、Parity4、と16ビツトのCRCCより成
る。
で構成されるその１ブロツクを20に示す。８ビツ
ト単位のデータワードは頭から同期信号
（SYNC）、コントロールデータ（Ｃ＆Ｄ）、
Data1、Data2…Data12、Parity1、Parity2、
Parity3、Parity4、と16ビツトのCRCCより成
る。
このCRCCは、１ブロツク内のエラー検出に使
う巡回符号である。又、フレーム内のデータワー
ドは、データの訂正効率を上げるために、インタ
ーリーブ（分散）の処理がされており上記の
Parity1〜Parity4も同様にインターリーブ処理さ
れている。よつて再生時に、Parity1〜Parity4に
よつてエラーデータを訂正するには、フレーム内
のデータワード及びParityをデインターリーブし
てデータの並び替えをする必要がある。
う巡回符号である。又、フレーム内のデータワー
ドは、データの訂正効率を上げるために、インタ
ーリーブ（分散）の処理がされており上記の
Parity1〜Parity4も同様にインターリーブ処理さ
れている。よつて再生時に、Parity1〜Parity4に
よつてエラーデータを訂正するには、フレーム内
のデータワード及びParityをデインターリーブし
てデータの並び替えをする必要がある。
インターリーブは１フレームで完結しているの
で、デインターリーブの誤動作によるエラー伝搬
は１フレーム内で終えることができる。
で、デインターリーブの誤動作によるエラー伝搬
は１フレーム内で終えることができる。
さて第９図は、本発明の第４実施例の回路を示
している。２１は入力データのブロツク内エラー
検出を行なうCRCチエツク回路である。２２は
同期信号検出回路、２３はRAMセレクト回路で
ある。２４はRAM書き込み回路、２５，２６は
RAM、２７はデータの誤り訂正回路、２８，２
９は、RAM切り替えスイツチである。３０はデ
ータ出力回路で、その出力はＤ／Ａ回路に伝達さ
れる。
している。２１は入力データのブロツク内エラー
検出を行なうCRCチエツク回路である。２２は
同期信号検出回路、２３はRAMセレクト回路で
ある。２４はRAM書き込み回路、２５，２６は
RAM、２７はデータの誤り訂正回路、２８，２
９は、RAM切り替えスイツチである。３０はデ
ータ出力回路で、その出力はＤ／Ａ回路に伝達さ
れる。
第１０図はRAMセレクト回路２３および
RAM切り替えスイツチ２８，２９の一具体例を
示す回路図である。すなわち、この回路は破線で
囲まれているように、Ｔフリツプフロツプ３１と
インバタ３２とで構成することができる。Ｔフリ
ツプフロツプは、CRC回路２１によつて異常に
多いデータ誤りが検出されない限り、同期信号検
出回路２２の出力によつて、トグル的にハイ、ロ
ウの信号を出力する。（CRC回路２１の出力は正
常でＨレベル異常でＬレベルとなる。）RAM２
５，２６はそのライトイネーブル端子WEに例え
ばハイレベルの信号が入力されている時書き込み
可能になり、ローレベルの信号が入力されている
時、読み出し可能になる。
RAM切り替えスイツチ２８，２９の一具体例を
示す回路図である。すなわち、この回路は破線で
囲まれているように、Ｔフリツプフロツプ３１と
インバタ３２とで構成することができる。Ｔフリ
ツプフロツプは、CRC回路２１によつて異常に
多いデータ誤りが検出されない限り、同期信号検
出回路２２の出力によつて、トグル的にハイ、ロ
ウの信号を出力する。（CRC回路２１の出力は正
常でＨレベル異常でＬレベルとなる。）RAM２
５，２６はそのライトイネーブル端子WEに例え
ばハイレベルの信号が入力されている時書き込み
可能になり、ローレベルの信号が入力されている
時、読み出し可能になる。
次に本実施例の基本動作を説明する。
上記したように、データの配列フオーマツトに
より、デインターリーブが必要であり、２つのフ
レームRAM２５，２６により、書き込み、読み
出しを交互に行ない、読み出しアドレスの制御に
よりデインターリーブを行なつている。
より、デインターリーブが必要であり、２つのフ
レームRAM２５，２６により、書き込み、読み
出しを交互に行ない、読み出しアドレスの制御に
よりデインターリーブを行なつている。
入力データはCRCチエツク回路２１によりデ
ータの誤り検出を行なわれると同時に、RAM書
き込み回路２４を介して第１のRAM(A)２５又は
第２のRAM(B)２６に書き込まれる。CRCチエツ
ク回路２１によりブロツク内のエラーが検出され
ると、書き込まれるデータにはエラーフラグが付
加される。訂正回路２７では、Parityワードと上
記エラーフラグによりエラーデータを正しいデー
タに変換してデータ出力回路３０ｂより出力され
る。
ータの誤り検出を行なわれると同時に、RAM書
き込み回路２４を介して第１のRAM(A)２５又は
第２のRAM(B)２６に書き込まれる。CRCチエツ
ク回路２１によりブロツク内のエラーが検出され
ると、書き込まれるデータにはエラーフラグが付
加される。訂正回路２７では、Parityワードと上
記エラーフラグによりエラーデータを正しいデー
タに変換してデータ出力回路３０ｂより出力され
る。
次に、第１４図のタイムチヤートを参照して本
実施例の動作を詳しく説明する。テープの巻き付
け角は90゜でシリンダーヘツドは２つであるから
テープからの信号は、シリンダ１回転につきヘツ
ドＡとヘツドＢの和の２フレーム分入力される。
この間欠データを第１のRAM(A)２５および第２
のRAM(B)２６に交互に書き込む。
実施例の動作を詳しく説明する。テープの巻き付
け角は90゜でシリンダーヘツドは２つであるから
テープからの信号は、シリンダ１回転につきヘツ
ドＡとヘツドＢの和の２フレーム分入力される。
この間欠データを第１のRAM(A)２５および第２
のRAM(B)２６に交互に書き込む。
今、第１４図に示されているタイムチヤートの
時間３１における第２のRAM(B)２６への書き込
みにおいて、同時進行しているCRCチエツク回
路の出力において、エラーフラグが異常に多い
（例えば256個中100個以上エラーである）時、こ
のフレームには何らかのノイズでフレーム全体が
こわれたと判定することができる。このまま、第
２のRAM(B)２６のデータを訂正回路に送つて
も、訂正能力からいつて訂正が不十分になること
が明らかである。そこでRAMセレクト回路２３
を介してRAM切り替えスイツチ２８，２９を制
御し、(A)、(B)切り替えを停止させる。そうする
と、第１４図のタイムチヤートを示すように出力
データは、前フレームの第１のRAM(A)２５の内
容を出力し、誤りの多い第２のRAM(B)２６の内
容を出力させないようにすることができる。
時間３１における第２のRAM(B)２６への書き込
みにおいて、同時進行しているCRCチエツク回
路の出力において、エラーフラグが異常に多い
（例えば256個中100個以上エラーである）時、こ
のフレームには何らかのノイズでフレーム全体が
こわれたと判定することができる。このまま、第
２のRAM(B)２６のデータを訂正回路に送つて
も、訂正能力からいつて訂正が不十分になること
が明らかである。そこでRAMセレクト回路２３
を介してRAM切り替えスイツチ２８，２９を制
御し、(A)、(B)切り替えを停止させる。そうする
と、第１４図のタイムチヤートを示すように出力
データは、前フレームの第１のRAM(A)２５の内
容を出力し、誤りの多い第２のRAM(B)２６の内
容を出力させないようにすることができる。
第１５図は本実施例を他の訂正方式で行なつた
場合を示す。本ヘリカルスキヤン方式では、デー
タが間欠的に入力してくることは前にも述べた。
場合を示す。本ヘリカルスキヤン方式では、デー
タが間欠的に入力してくることは前にも述べた。
本実施例は、これを利用し、第１５図に示され
ているように、データの入力、RAMへの書き込
みが終了して次の書き込みまでの時間に訂正回路
を動作させ訂正すべきデータは、その時点で
RAMの中のデータを書き替える方式をとつてい
る。また、このRAMにデータの書き込みおよび
訂正を行つている間に、もう一方のRAM（つま
り前フレームのデータが保持されている）からデ
ータを一定時間々隔で出力させる（RAMの読み
出し状態）ようにしている。
ているように、データの入力、RAMへの書き込
みが終了して次の書き込みまでの時間に訂正回路
を動作させ訂正すべきデータは、その時点で
RAMの中のデータを書き替える方式をとつてい
る。また、このRAMにデータの書き込みおよび
訂正を行つている間に、もう一方のRAM（つま
り前フレームのデータが保持されている）からデ
ータを一定時間々隔で出力させる（RAMの読み
出し状態）ようにしている。
一方、タイムチヤート（第１５図）の時間３２
において、第２のRAM(B)２６のデータを訂正し
た時、訂正能力以上の誤りデータがあり、訂正不
能データが多量に発生した場合には、次のフレー
ムでRAM切り替えの停止を行なう。そうする
と、出力データは前フレームと同じ内容が出力さ
れ、誤訂正データや誤りデータによるノイズを出
力させなくすることができる。
において、第２のRAM(B)２６のデータを訂正し
た時、訂正能力以上の誤りデータがあり、訂正不
能データが多量に発生した場合には、次のフレー
ムでRAM切り替えの停止を行なう。そうする
と、出力データは前フレームと同じ内容が出力さ
れ、誤訂正データや誤りデータによるノイズを出
力させなくすることができる。
なお、ロータリーヘツドを使用した８mmビデオ
のPCM音声にも本実施例の回路が応用できるこ
とは明らかである。
のPCM音声にも本実施例の回路が応用できるこ
とは明らかである。
（効果）
以上のように、本発明によれば、同期信号であ
るフレームパターンが検出されず、同期信号の補
充が正しい位置に来なかつた時や、フレーム内の
データ誤り数が、非常に多くなつた時に、出力デ
ータの読み出しに相当するRAMを前フレームの
RAMのまま維持し、該RAMからデータを出力
するようにしているので、出力信号のノイズ（シ
ヨツク音）を防ぐことができる。
るフレームパターンが検出されず、同期信号の補
充が正しい位置に来なかつた時や、フレーム内の
データ誤り数が、非常に多くなつた時に、出力デ
ータの読み出しに相当するRAMを前フレームの
RAMのまま維持し、該RAMからデータを出力
するようにしているので、出力信号のノイズ（シ
ヨツク音）を防ぐことができる。
また１つのフレームデータを２つ以上のフレー
ムに渡つて伸長し、出力することにより、正しい
データに近いデータを出力することができる。
ムに渡つて伸長し、出力することにより、正しい
データに近いデータを出力することができる。
第１図はフレーム内のデータフオーマツトの模
式図、第２図はビツトインターリーブマトリツク
スを示す図、第３図は本発明の第１実施例のブロ
ツク図、第４図は前記第１実施例のRAMの動作
の他の例を示すタイムチヤート、第５図は本実施
例の出力データをアナログ変換した波形図、第６
図は本発明の第２実施例のブロツク図、第７図は
前記第２実施例のRAMの動作の一例を説明する
タイムチヤート、第８図は本発明の第３実施例の
ブロツク図、第９図は本発明の第４実施例のブロ
ツク図、第１０図は第９図のRAMセツト回路お
よびRAM切替えスイツチの一具体例を示す回路
図、第１１図はヘリカルスキヤン方式のPCMテ
ープデツキのヘツドとテープの関係を示す図、第
１２図はPCMテープデツキの概略構造図、第１
３図はテープ上に記録される信号のフオーマツト
の説明図、第１４図は該第４実施例の回路動作の
一例を示すタイムチヤート、第１５図は該第４実
施例のRAMの動作の他の例を示すタイムチヤー
トである。 ６……同期信号検出回路、７……デスクランブ
ル回路、８……RAM書き込み回路、９……訂正
回路、１０……スイツチ、１１，１２，１４……
RAM、１５……切替え回路、２１……CRCチエ
ツク回路、２３……RAMセレクト回路、２５，
２６……RAM、２７……訂正回路、１３，３０
……データ出力回路。
式図、第２図はビツトインターリーブマトリツク
スを示す図、第３図は本発明の第１実施例のブロ
ツク図、第４図は前記第１実施例のRAMの動作
の他の例を示すタイムチヤート、第５図は本実施
例の出力データをアナログ変換した波形図、第６
図は本発明の第２実施例のブロツク図、第７図は
前記第２実施例のRAMの動作の一例を説明する
タイムチヤート、第８図は本発明の第３実施例の
ブロツク図、第９図は本発明の第４実施例のブロ
ツク図、第１０図は第９図のRAMセツト回路お
よびRAM切替えスイツチの一具体例を示す回路
図、第１１図はヘリカルスキヤン方式のPCMテ
ープデツキのヘツドとテープの関係を示す図、第
１２図はPCMテープデツキの概略構造図、第１
３図はテープ上に記録される信号のフオーマツト
の説明図、第１４図は該第４実施例の回路動作の
一例を示すタイムチヤート、第１５図は該第４実
施例のRAMの動作の他の例を示すタイムチヤー
トである。 ６……同期信号検出回路、７……デスクランブ
ル回路、８……RAM書き込み回路、９……訂正
回路、１０……スイツチ、１１，１２，１４……
RAM、１５……切替え回路、２１……CRCチエ
ツク回路、２３……RAMセレクト回路、２５，
２６……RAM、２７……訂正回路、１３，３０
……データ出力回路。
Claims (1)
- 【特許請求の範囲】 １ 音声等の情報信号をパルス変調した信号を時
間軸上でフレーム分割し、前記フレーム内で完結
する前記情報信号にエラー検出符号又は訂正符号
を付加した信号列を伝送し、受信側で前記信号列
より元の情報信号を再生するPCM再生装置、あ
るいは前記信号列を記録媒体に記録し、再生側で
前記信号列より元の情報信号を再生するPCM再
生装置において、 １フレームの先頭にある同期信号を検出する手
段、 少なくとも２個のフレームデータ記憶手段、 該フレームデータ記憶手段の一つにデータが書
き込まれている時には、それ以外のフレームデー
タ記憶手段の一つから読み出しを行うように切替
え、同期信号が検出されなかつた時には該切替え
を停止する切替手段、 フレーム内データの誤り検出と訂正を行う手
段、 および、前記同期信号検出手段において、前記
同期信号が検出されなかつた時に、フレーム内の
Ｎ個（ただし、Ｎは正の整数）の再生データ１
個々々を複数回ずつ出力する時間軸伸長手段を具
備し、 前記同期信号検出手段が、同期信号を検出しな
かつた時に、１フレームの再生データを時間軸伸
長するようにしたことを特徴とするPCM再生装
置。 ２ 音声等の情報信号をパルス変調した信号を時
間軸上でフレーム分割し、前記フレーム内で完結
する前記情報信号にエラー検出符号又は訂正符号
を付加した信号列を伝送し、受信側で前記信号列
より元の情報信号を再生するPCM再生装置、あ
るいは前記信号列を記録媒体に記録し、再生側で
前記信号列より元の情報信号を再生するPCM再
生装置において、 １フレームの先頭にある同期信号を検出する手
段、 少なくとも３個のフレームデータ記憶手段、 フレーム内データの誤り検出と訂正を行う手
段、 該フレームデータ記憶手段の一つにデータが書
き込まれている時には、それ以外のフレームデー
タ記憶手段の一つはデータ訂正を行い、さらに他
の一つはデータの読み出しが行われるように該記
憶手段を切替え、前記データの誤り検出と訂正を
行う手段がフレームのデータの誤りを予定量より
多く検出した時、またはデータの訂正不能を検出
した時には、該訂正不能のデータの前のフレーム
データを記憶する記憶手段からデータが読み出さ
れ、該訂正不能のデータが読み出されないように
切替える切替手段、 および、前記のようにデータの誤りが予定量よ
り多く検出された時、またはデータの訂正不能が
検出された時に、フレーム内のＮ個の再生データ
の１個々々を複数回ずつ出力する時間軸伸長手段
を具備し、 フレーム内のデータの誤りが予定量より多く検
出した時、またはデータの訂正不能を検出した時
に、１フレームの再生データを時間軸伸長するよ
うにしたことを特徴とするPCM再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16331183A JPS6055746A (ja) | 1983-09-07 | 1983-09-07 | Ｐｃｍ再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16331183A JPS6055746A (ja) | 1983-09-07 | 1983-09-07 | Ｐｃｍ再生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055746A JPS6055746A (ja) | 1985-04-01 |
| JPH038613B2 true JPH038613B2 (ja) | 1991-02-06 |
Family
ID=15771415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16331183A Granted JPS6055746A (ja) | 1983-09-07 | 1983-09-07 | Ｐｃｍ再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055746A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2618023B2 (ja) * | 1988-10-24 | 1997-06-11 | 松下電器産業株式会社 | 音声信号復調回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5685799A (en) * | 1979-12-14 | 1981-07-13 | Sony Corp | Voice pitch converter |
| JPS58147810A (ja) * | 1982-02-26 | 1983-09-02 | Sony Corp | 音声信号の再生装置 |
-
1983
- 1983-09-07 JP JP16331183A patent/JPS6055746A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6055746A (ja) | 1985-04-01 |
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