JPS6244802A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS6244802A JPS6244802A JP60184660A JP18466085A JPS6244802A JP S6244802 A JPS6244802 A JP S6244802A JP 60184660 A JP60184660 A JP 60184660A JP 18466085 A JP18466085 A JP 18466085A JP S6244802 A JPS6244802 A JP S6244802A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- control
- operating time
- controlled
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Transforming Electric Information Into Light Information (AREA)
- Feedback Control In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、時分割で駆動される複数の制御回路を含む制
御装置に関する。
御装置に関する。
従来の技術
近年、ＩＣ技術、特にデジタルＩＣ技術の進歩はめざま
しく、大規模な集積回路も比較的容易に製造できるよう
になった。このため制御回路系にもデジタル化の波が押
し寄せ、デジタル１ｌｉｌＪＩＩＩ系が種々構成される
ようになってきている。その中で、時分割で駆動される
複数の制御回路と、これによって制御される１つの被制
御回路を含む制−系を従来のデジタル信号回路のみで構
成すると非常に大きな回路規模となる。
しく、大規模な集積回路も比較的容易に製造できるよう
になった。このため制御回路系にもデジタル化の波が押
し寄せ、デジタル１ｌｉｌＪＩＩＩ系が種々構成される
ようになってきている。その中で、時分割で駆動される
複数の制御回路と、これによって制御される１つの被制
御回路を含む制−系を従来のデジタル信号回路のみで構
成すると非常に大きな回路規模となる。
第２図は従来の回路構成を示す。９は第１〜第Ｎの制御
回路２Ａ〜２Ｎを順次駆動させる時分割駆動回路で、第
１〜第Ｎの制御回路２Ａ〜２Ｎのうちの１回路のみを動
作させ被制御回路３に作用させる。被制御回路３は第１
〜第Ｎの制御回路２Ａ〜２Ｎの状態によって異った動作
をし、その結果を取出すことができる。第２図ではこの
結果の検出をＡ／Ｄ変換器５で行ない、第１〜第Ｎのデ
ジタル・フィルタ１０Ａ〜ＩＯＮにより時定数の長い低
域通過フィルタを構成し、それぞれの出力を第１〜第Ｎ
のＤ／Ａ変換器１１Ａ〜１１Ｎでアナログ信号に直して
第１〜第Ｎの制御回路２Ａ〜２Ｎを制御し、Ｎｌｌのフ
ィードバックループを構成している。
回路２Ａ〜２Ｎを順次駆動させる時分割駆動回路で、第
１〜第Ｎの制御回路２Ａ〜２Ｎのうちの１回路のみを動
作させ被制御回路３に作用させる。被制御回路３は第１
〜第Ｎの制御回路２Ａ〜２Ｎの状態によって異った動作
をし、その結果を取出すことができる。第２図ではこの
結果の検出をＡ／Ｄ変換器５で行ない、第１〜第Ｎのデ
ジタル・フィルタ１０Ａ〜ＩＯＮにより時定数の長い低
域通過フィルタを構成し、それぞれの出力を第１〜第Ｎ
のＤ／Ａ変換器１１Ａ〜１１Ｎでアナログ信号に直して
第１〜第Ｎの制御回路２Ａ〜２Ｎを制御し、Ｎｌｌのフ
ィードバックループを構成している。
第３図は第２図の動作タイミング・チャートで、被制御
回路３は一定時間間隔で非動作時間Ｓを持ち、この間は
被制御回路が動作しないため、被動作回路の動作による
雑音等が発生しない。このため、この期間に被制御回路
３が制御回路の制御によってどのように制御されるかを
検出するため、検出信号Ｗを挿入し、被制御回路３の応
答を検出する。検出信号Ｗは第１の制御回路２Ａから順
次挿入されるため、１周期の動作期間を王とすると、１
つの制御回路の応答を検出する周期−ＮＸＴごとに検出
信＠Ｗが得られる。
回路３は一定時間間隔で非動作時間Ｓを持ち、この間は
被制御回路が動作しないため、被動作回路の動作による
雑音等が発生しない。このため、この期間に被制御回路
３が制御回路の制御によってどのように制御されるかを
検出するため、検出信号Ｗを挿入し、被制御回路３の応
答を検出する。検出信号Ｗは第１の制御回路２Ａから順
次挿入されるため、１周期の動作期間を王とすると、１
つの制御回路の応答を検出する周期−ＮＸＴごとに検出
信＠Ｗが得られる。
発明が解決しようとする問題点
このような従来の構成では、第１〜第Ｎのデジタル・フ
ィルタ１０Ａ〜１ＯＮはＮＸＴ周期で得られる検出内容
を平滑するだけの長い時定数が必要で、第１〜第Ｎの制
御回路２Ａ〜２Ｎに対応してＮ個必要になる。Ｄ／Ａ変
換器も同様にＮ個必要となり、大きな回路規模となる。
ィルタ１０Ａ〜１ＯＮはＮＸＴ周期で得られる検出内容
を平滑するだけの長い時定数が必要で、第１〜第Ｎの制
御回路２Ａ〜２Ｎに対応してＮ個必要になる。Ｄ／Ａ変
換器も同様にＮ個必要となり、大きな回路規模となる。
第１〜第Ｎのデジタル・フィルタ１０Ａ〜ＩＯＮと第１
〜第ＮのＤ／＾変換器１１Ａ〜１１Ｎをアナログ信号で
処理覆ることも可能であるが、そのためにはアナログ・
メモリが必要で、容量の大きなコンデンサがＮ９必要で
あるため、これも大きな回路規模となる。
〜第ＮのＤ／＾変換器１１Ａ〜１１Ｎをアナログ信号で
処理覆ることも可能であるが、そのためにはアナログ・
メモリが必要で、容量の大きなコンデンサがＮ９必要で
あるため、これも大きな回路規模となる。
本発明は時分割で駆動される複数の制御回路と１つの被
制御回路とを有し、実動作時に被制御回路の動作による
影響のためにフィードバック信号が得られない制御系を
、小さな回路規模で構成できる制御ｌｌ装置を提供する
ことを目的とする。
制御回路とを有し、実動作時に被制御回路の動作による
影響のためにフィードバック信号が得られない制御系を
、小さな回路規模で構成できる制御ｌｌ装置を提供する
ことを目的とする。
問題点を解決するための手段
本発明の制ｍ’＋装置は、複数の制御回路のうちの１回
路のみを順次時分割駆動回路で選択して前記複数の制御
回路共通の被制御回路に作用させると共に、一定時間間
隔に非動作時間を有する前記被制御回路に各制御回路を
介して前記非動作時間に応答検出信号を印加するよう構
成すると共に、被制御回路の動作時間と非動作時間に連
動して切換わるスイッチと、前記非動作時間に被制御回
路から発生する制御出力電圧を前記スイッチを介して対
応する制御回路へ帰還される第１のフィードバック経路
と、前記非動作時間に被制御回路から発生する制御出力
電圧をデジタル変換するアナログ・デジタル変換器と、
前記非動作時間に前記アナログ・デジタル変換器出力に
発生するデジタル変換された各制御出力電圧を記憶して
前記動作時間に内容の読み出しを行うメモリと、前記メ
モリから読み出された内容をアナログ変換し前記動作時
間に前記スイッチを介して対応する制御回路へ印加する
デジタル・アナログ変換器とを設けたことを特徴とする
。
路のみを順次時分割駆動回路で選択して前記複数の制御
回路共通の被制御回路に作用させると共に、一定時間間
隔に非動作時間を有する前記被制御回路に各制御回路を
介して前記非動作時間に応答検出信号を印加するよう構
成すると共に、被制御回路の動作時間と非動作時間に連
動して切換わるスイッチと、前記非動作時間に被制御回
路から発生する制御出力電圧を前記スイッチを介して対
応する制御回路へ帰還される第１のフィードバック経路
と、前記非動作時間に被制御回路から発生する制御出力
電圧をデジタル変換するアナログ・デジタル変換器と、
前記非動作時間に前記アナログ・デジタル変換器出力に
発生するデジタル変換された各制御出力電圧を記憶して
前記動作時間に内容の読み出しを行うメモリと、前記メ
モリから読み出された内容をアナログ変換し前記動作時
間に前記スイッチを介して対応する制御回路へ印加する
デジタル・アナログ変換器とを設けたことを特徴とする
。
作用
この構成によると、被制御回路の非動作時間にメモリに
書き込んだ内容を動作時間を読み出して更にこれをアナ
ログ変換して該当する制御回路に１ｌｉｌ遠しているた
め、被制御回路は、実動作時にそれぞれの制御回路によ
って、フィードバック・ループが閉じている状態と同じ
制御電圧で制御され、複数の制御回路に対して単一のＡ
／Ｄ変換器とメモリとＤ／Ａ変換器およびスイッチだけ
で従来の制御回路と同様の動作が達成される。
書き込んだ内容を動作時間を読み出して更にこれをアナ
ログ変換して該当する制御回路に１ｌｉｌ遠しているた
め、被制御回路は、実動作時にそれぞれの制御回路によ
って、フィードバック・ループが閉じている状態と同じ
制御電圧で制御され、複数の制御回路に対して単一のＡ
／Ｄ変換器とメモリとＤ／Ａ変換器およびスイッチだけ
で従来の制御回路と同様の動作が達成される。
実施例
以下、本発明の一実施例を第１図に基づいて説明する。
１は制御ループ回路を含む時分割駆動回路、２Ａ〜２Ｎ
は第１〜第Ｎの制御回路、３は被制御回路、４はＡ／Ｄ
変換器、５はＲＡＭメモリ、６は０／Ａ変換器、７はス
イッチである。制御回路２Ａ〜２Ｎおよび被制御回路３
は第２図のそれと同じものであって、被制御回路３は一
定時間間隔で非動作時間を持ち、この期間に被制御回路
３が制御同路の制御によってどのように制御されるかを
検出するために検出信号Ｗを挿入し、被制御回路の応答
を検出する。スイッチ７は検出信号Ｗが挿入される時期
、すなわち被制御回路３の非動作時はａ側に切替わって
おり、検出信号によって得られる信号は、被制御回路３
からスイッチ７と時分割駆動回路１を介して各制御回路
２八〜２Ｎに印加されてアナログのフィードバック・ル
ープが構成される。
は第１〜第Ｎの制御回路、３は被制御回路、４はＡ／Ｄ
変換器、５はＲＡＭメモリ、６は０／Ａ変換器、７はス
イッチである。制御回路２Ａ〜２Ｎおよび被制御回路３
は第２図のそれと同じものであって、被制御回路３は一
定時間間隔で非動作時間を持ち、この期間に被制御回路
３が制御同路の制御によってどのように制御されるかを
検出するために検出信号Ｗを挿入し、被制御回路の応答
を検出する。スイッチ７は検出信号Ｗが挿入される時期
、すなわち被制御回路３の非動作時はａ側に切替わって
おり、検出信号によって得られる信号は、被制御回路３
からスイッチ７と時分割駆動回路１を介して各制御回路
２八〜２Ｎに印加されてアナログのフィードバック・ル
ープが構成される。
また、前記検出信号Ｗによって骨られる制御Ｉ雷電圧は
＾／Ｄ変換器４にも印加されて時分割駆動回路１に同期
してＲＡＭメモリ５に記憶されており、被制御回路３の
動作時は、ＲＡＭメモリ５の内容が時分割駆動回路１に
同期して読み出され、０／Ａ変換器６でアナログ変換さ
れ、スイッチ７をｂ側に切替えて時分割駆動回路１に出
力される。なお、Ａ／Ｄ変換器４と口／Ａ変換器６のゲ
インは、被制御回路３が非動作時でスイッチ７のａ側に
得られる信号と被制御回路３が動作時でスイッチ７のｂ
側に得られる信号とが同じとなるように決められており
、被制御回路３の動作時にはフィードバック・ループが
閉じていないにもかかわらず、フィードバック・ループ
が閉じているのと等価な動作が得られる。
＾／Ｄ変換器４にも印加されて時分割駆動回路１に同期
してＲＡＭメモリ５に記憶されており、被制御回路３の
動作時は、ＲＡＭメモリ５の内容が時分割駆動回路１に
同期して読み出され、０／Ａ変換器６でアナログ変換さ
れ、スイッチ７をｂ側に切替えて時分割駆動回路１に出
力される。なお、Ａ／Ｄ変換器４と口／Ａ変換器６のゲ
インは、被制御回路３が非動作時でスイッチ７のａ側に
得られる信号と被制御回路３が動作時でスイッチ７のｂ
側に得られる信号とが同じとなるように決められており
、被制御回路３の動作時にはフィードバック・ループが
閉じていないにもかかわらず、フィードバック・ループ
が閉じているのと等価な動作が得られる。
このように本実施例によれば、各１個のＡ／Ｄ変換器４
とＲＡＭメモリ５とＤ／＾変換器６およびスイッチ７と
により、複数の制御回路２八〜２Ｎを持つ制御回路系を
小規模の回路で構成でき、このような制御装置は、例え
ば特願昭５８−７６９４５号、特願昭５９−７１５２６
号等の画像表示装置における複数の線陰極電子ビーム源
の制御などに使用して有効である。
とＲＡＭメモリ５とＤ／＾変換器６およびスイッチ７と
により、複数の制御回路２八〜２Ｎを持つ制御回路系を
小規模の回路で構成でき、このような制御装置は、例え
ば特願昭５８−７６９４５号、特願昭５９−７１５２６
号等の画像表示装置における複数の線陰極電子ビーム源
の制御などに使用して有効である。
発明の詳細
な説明のように本発明の制御装置は、時分割で駆動され
る複数の制御回路と１つの被制御回路とを含み、被制御
回路の非動作時に検出信号を挿入し、アナログフィード
バック・ループを構成して各制御回路を制御すると共に
、その各制御電圧をＡ／Ｄ変換し、メモリに記憶し、記
録されている複数の制御回路の各制御電圧、被制御回路
の実動作時にメモリから読み出してＤ／Ａ変換し、各制
卸回路に順次印加するため、複数の制御回路をＡ／Ｄ変
換器とメモリとＤ／＾変換器およびスイッチの１組の制
御回路系のみで構成することができ、その実用的効宋は
大なるものがある。
る複数の制御回路と１つの被制御回路とを含み、被制御
回路の非動作時に検出信号を挿入し、アナログフィード
バック・ループを構成して各制御回路を制御すると共に
、その各制御電圧をＡ／Ｄ変換し、メモリに記憶し、記
録されている複数の制御回路の各制御電圧、被制御回路
の実動作時にメモリから読み出してＤ／Ａ変換し、各制
卸回路に順次印加するため、複数の制御回路をＡ／Ｄ変
換器とメモリとＤ／＾変換器およびスイッチの１組の制
御回路系のみで構成することができ、その実用的効宋は
大なるものがある。
第１図は本発明の制ｔＩｌ装置の一実施例の構成図、第
２図は従来の制御１１装置の構成図、第３図は第２図の
制御１１装置の動作タイミング・チャート図である。 １・・・時分割駆動回路、２Ａ〜２Ｎ・・・第１〜第Ｎ
の制御回路、３・・・被制御回路、４・・・Ａ／Ｄ変換
器、５・・・ＲＡＭメモリ、６・・・Ｄ／Ａ変換器、７
・・・スイッチ、Ｓ・・・非動作時間、Ｊ・・・制６１
１電圧、Ｗ・・・検出信号 代理人 森 本 義 弘 第１図
２図は従来の制御１１装置の構成図、第３図は第２図の
制御１１装置の動作タイミング・チャート図である。 １・・・時分割駆動回路、２Ａ〜２Ｎ・・・第１〜第Ｎ
の制御回路、３・・・被制御回路、４・・・Ａ／Ｄ変換
器、５・・・ＲＡＭメモリ、６・・・Ｄ／Ａ変換器、７
・・・スイッチ、Ｓ・・・非動作時間、Ｊ・・・制６１
１電圧、Ｗ・・・検出信号 代理人 森 本 義 弘 第１図
Claims (1)
- １、複数の制御回路のうちの１回路のみを順次時分割駆
動回路で選択して前記複数の制御回路共通の被制御回路
に作用させると共に、一定時間間隔に非動作時間を有す
る前記被制御回路に各制御回路を介して前記非動作時間
に応答検出信号を印加するよう構成すると共に、被制御
回路の動作時間と非動作時間に連動して切換わるスイッ
チと、前記非動作時間に被制御回路から発生する制御出
力電圧を前記スイッチを介して対応する制御回路へ帰還
されるフィードバック経路と、前記非動作時間に被制御
回路から発生する制御出力電圧をデジタル変換するアナ
ログ・デジタル変換器と、前記非動作時間に前記アナロ
グ・デジタル変換器出力に発生するデジタル変換された
各制御出力電圧を記憶して前記動作時間に内容の読み出
しを行うメモリと、前記メモリから読み出された内容を
アナログ変換し前記動作時間に前記スイッチを介して対
応する制御回路へ印加するデジタル・アナログ変換器と
を設けた制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184660A JPS6244802A (ja) | 1985-08-22 | 1985-08-22 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184660A JPS6244802A (ja) | 1985-08-22 | 1985-08-22 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6244802A true JPS6244802A (ja) | 1987-02-26 |
Family
ID=16157119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184660A Pending JPS6244802A (ja) | 1985-08-22 | 1985-08-22 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6244802A (ja) |
-
1985
- 1985-08-22 JP JP60184660A patent/JPS6244802A/ja active Pending
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