JPH0422345B2 - - Google Patents
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- JPH0422345B2 JPH0422345B2 JP60074804A JP7480485A JPH0422345B2 JP H0422345 B2 JPH0422345 B2 JP H0422345B2 JP 60074804 A JP60074804 A JP 60074804A JP 7480485 A JP7480485 A JP 7480485A JP H0422345 B2 JPH0422345 B2 JP H0422345B2
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- Japan
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- mask
- region
- nitride film
- source
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS型構造の半導体集積回路装置、
特に耐放射線性の向上を図つた半導体集積回路装
置の製造方法に関する。
特に耐放射線性の向上を図つた半導体集積回路装
置の製造方法に関する。
近年の高集積MOS型半導体集積回路装置では、
素子分離領域としての厚い酸化膜で画成される領
域内にゲート電極を利用したセルフアライン法に
よつてソース・ドレイン領域を形成している。こ
のため、第２図のように半導体基板２１に形成さ
れるソース・ドレイン領域２２はゲート電極２３
と接するのはもとより、素子分離領域２４とも接
する構造となつている。
素子分離領域としての厚い酸化膜で画成される領
域内にゲート電極を利用したセルフアライン法に
よつてソース・ドレイン領域を形成している。こ
のため、第２図のように半導体基板２１に形成さ
れるソース・ドレイン領域２２はゲート電極２３
と接するのはもとより、素子分離領域２４とも接
する構造となつている。
ところで、このような構造のMOS型トランジ
スタ、特にＮチヤネルMOS型トランジスタでは、
放射線被曝時に寄生の素子分離MOSトランジス
タ（素子分離領域をゲート絶縁膜とし、これを挟
む一のMOS型トランジスタと他のMOS型トラン
ジスタのソースやドレインをソース・ドレイン領
域とするMOSトランジスタ）のサブスレツシヨ
ルドリーク電流の急激な増加を生じるため、耐放
射線性が要求される用途には適当でない。
スタ、特にＮチヤネルMOS型トランジスタでは、
放射線被曝時に寄生の素子分離MOSトランジス
タ（素子分離領域をゲート絶縁膜とし、これを挟
む一のMOS型トランジスタと他のMOS型トラン
ジスタのソースやドレインをソース・ドレイン領
域とするMOSトランジスタ）のサブスレツシヨ
ルドリーク電流の急激な増加を生じるため、耐放
射線性が要求される用途には適当でない。
本発明者の検討によれば、前述のリーク電流が
増加する厚因が放射線被曝中に酸化膜中に蓄積す
る正電荷と、酸化膜−シリコ境界の界面準位の増
加であり、これらは酸化膜厚が厚い程多くなる。
このため、耐放射線性を得るためには、MOS型
トランジスタの場合ソース・ドレイン領域を素子
分離用の厚い酸化膜領域から離した方が寄生リー
クの影響を防止する上で有効である。
増加する厚因が放射線被曝中に酸化膜中に蓄積す
る正電荷と、酸化膜−シリコ境界の界面準位の増
加であり、これらは酸化膜厚が厚い程多くなる。
このため、耐放射線性を得るためには、MOS型
トランジスタの場合ソース・ドレイン領域を素子
分離用の厚い酸化膜領域から離した方が寄生リー
クの影響を防止する上で有効である。
このようなことから、第３図に示す構造が提案
されるに到つている。図はＮチヤネルMOS型ト
ランジスタの例であり、ゲート電極２３と共に
MOS型トランジスタを構成するＮ型ソース・ド
レイン領域２２の周囲でかつ厚い酸化膜からなる
素子分離領域２４の内側位置に、1017〜1018cm-3
程度の高濃度のＰ型反転防止層２５を形成した構
成となつている。
されるに到つている。図はＮチヤネルMOS型ト
ランジスタの例であり、ゲート電極２３と共に
MOS型トランジスタを構成するＮ型ソース・ド
レイン領域２２の周囲でかつ厚い酸化膜からなる
素子分離領域２４の内側位置に、1017〜1018cm-3
程度の高濃度のＰ型反転防止層２５を形成した構
成となつている。
そして、この構造ではソース・ドレイン領域２
２の形成に際して前述のようなセルフアライン法
を利用することができないため、その製造方法に
は例えば第４図Ａ，Ｂに示す方法が採用される。
２の形成に際して前述のようなセルフアライン法
を利用することができないため、その製造方法に
は例えば第４図Ａ，Ｂに示す方法が採用される。
即ち、同図Ａのように、シリコン基板２１に素
子分離領域２４を常法の選択酸化法によつて形成
した後、図外のマスクを用いた選択イオン注入法
によつてＰ型反転防止層２５を形成する。そし
て、ゲート酸化膜２６およびゲート電極２３等を
形成した上で、全面にシリコン窒化膜等のマスク
材層２７を形成し、かつその上にフオトレジスタ
層２８を形成してこれをパターニングする。しか
る上で、このフオトレジスト層２８をマスクにし
てマスク材層２７を図示のようにエツチングし、
その上で同図Ｂのようにフオトレジスト層２８を
除去し、Ｎ型不純物をイオン注入してソース・ド
レイン領域２２を形成している。
子分離領域２４を常法の選択酸化法によつて形成
した後、図外のマスクを用いた選択イオン注入法
によつてＰ型反転防止層２５を形成する。そし
て、ゲート酸化膜２６およびゲート電極２３等を
形成した上で、全面にシリコン窒化膜等のマスク
材層２７を形成し、かつその上にフオトレジスタ
層２８を形成してこれをパターニングする。しか
る上で、このフオトレジスト層２８をマスクにし
てマスク材層２７を図示のようにエツチングし、
その上で同図Ｂのようにフオトレジスト層２８を
除去し、Ｎ型不純物をイオン注入してソース・ド
レイン領域２２を形成している。
なお、マスク材層２７を使用する理由は、通常
高注入量のイオン注入に対しては剥離性、出ガス
等の問題からフオトレジストをそのままマスクに
利用できないためである。
高注入量のイオン注入に対しては剥離性、出ガス
等の問題からフオトレジストをそのままマスクに
利用できないためである。
前述した従来の製造方法では、ソース・ドレイ
ン領域２２の寸法精度はマスク材層２７のエツチ
ング精度によつて決定されるが、マスク材層２７
のエツチングにはウエツトエツチング法を利用し
ているために、マスク材層の厚さのバラツキやエ
ツチングのバラツキによつてマスク材層２７のパ
ターン寸法精度を２〜3μｍ以下に抑えることは
かなり難かしい。
ン領域２２の寸法精度はマスク材層２７のエツチ
ング精度によつて決定されるが、マスク材層２７
のエツチングにはウエツトエツチング法を利用し
ているために、マスク材層の厚さのバラツキやエ
ツチングのバラツキによつてマスク材層２７のパ
ターン寸法精度を２〜3μｍ以下に抑えることは
かなり難かしい。
このため、従来方法では寸法精度のバラツキを
予め見込んでソース・ドレイン領域２２の重ね合
せ精度（第４図ＢのＡ）やソース・ドレイン領域
２２の大きさ（同図ＢのＢ）をかなり大きく取る
必要があり、半導体集積回路装置の高集積化の障
害になつている。
予め見込んでソース・ドレイン領域２２の重ね合
せ精度（第４図ＢのＡ）やソース・ドレイン領域
２２の大きさ（同図ＢのＢ）をかなり大きく取る
必要があり、半導体集積回路装置の高集積化の障
害になつている。
本発明の半導体集積回路装置の製造方法は、素
子分離領域の形成後にマスクを用いた選択イオン
注入法によつて前記素子分離領域の内側に沿つて
反転防止層を形成する工程と、前記素子分離領域
で画成された素子領域にゲート電極を形成する工
程と、前記反転防止層を覆う一方でこれ以外の素
子領域を開口する窒化膜を、その直上に設けたマ
スクを利用した異方性エツチング法によりパター
ン形成する工程と、この窒化膜および前記ゲート
電極をマスクとしたセルフアラインによりイオン
注入を行なつてソース・ドレイン領域を形成する
工程とを含んで構成される。
子分離領域の形成後にマスクを用いた選択イオン
注入法によつて前記素子分離領域の内側に沿つて
反転防止層を形成する工程と、前記素子分離領域
で画成された素子領域にゲート電極を形成する工
程と、前記反転防止層を覆う一方でこれ以外の素
子領域を開口する窒化膜を、その直上に設けたマ
スクを利用した異方性エツチング法によりパター
ン形成する工程と、この窒化膜および前記ゲート
電極をマスクとしたセルフアラインによりイオン
注入を行なつてソース・ドレイン領域を形成する
工程とを含んで構成される。
次に、本発明について図面を参照して説明す
る。
る。
第１図Ａ〜Ｅは本発明をＰ型シリコン基板上に
ＮチヤネルMOS型トランジスタを形成する場合
に適用した実施例をその工程順に示す図である。
ＮチヤネルMOS型トランジスタを形成する場合
に適用した実施例をその工程順に示す図である。
先ず、第１図Ａのように、Ｐ型シリコン基板１
に選択酸化法（LOCOS法）を用いてフイールド
酸化膜２を形成し、かつこのフイールド酸化膜２
で画成される素子領域には400Å程度の厚さのゲ
ート酸化膜３を形成する。そして、全面に形成し
たフオトレジスト層４をフオトリソグラフイ技術
によつてパターニングし、前記フイールド酸化膜
２の内側縁に沿う部分を開口したマスクを形成す
る。その上で、ボロン等のＰ型不純物をシリコン
基板１に導入し、フイールド酸化膜２の内側縁に
沿つて反転防止層５を形成する。なお、この反転
防止層５は表面濃度が1017〜1018cm-3程度になる
ようにイオン注入を行なう。
に選択酸化法（LOCOS法）を用いてフイールド
酸化膜２を形成し、かつこのフイールド酸化膜２
で画成される素子領域には400Å程度の厚さのゲ
ート酸化膜３を形成する。そして、全面に形成し
たフオトレジスト層４をフオトリソグラフイ技術
によつてパターニングし、前記フイールド酸化膜
２の内側縁に沿う部分を開口したマスクを形成す
る。その上で、ボロン等のＰ型不純物をシリコン
基板１に導入し、フイールド酸化膜２の内側縁に
沿つて反転防止層５を形成する。なお、この反転
防止層５は表面濃度が1017〜1018cm-3程度になる
ようにイオン注入を行なう。
次いで、前記フオトレジスト膜４を除去した
後、全面に多結晶シリコン等のゲート電極材を
5000Å程度の厚さに形成し、フオトリソグラフイ
技術によるエツチングを行なつて同図Ｂのように
所要パターン形状のゲート電極６を形成する。
後、全面に多結晶シリコン等のゲート電極材を
5000Å程度の厚さに形成し、フオトリソグラフイ
技術によるエツチングを行なつて同図Ｂのように
所要パターン形状のゲート電極６を形成する。
続いて同図Ｃのように、500Å程度の熱酸化膜
７を形成した後、全面に1000Å程度のシリコン窒
化膜８を形成し、更にその上にフオトレジスト層
９を再び形成する。そして、前述のＡの工程にお
けるフオトレジスト層９の開口内縁、つまり反転
防止層５の内側縁に沿うパターン形状のフオトマ
スク（図示せず）を用いたフオトリソグラフイ技
術によつてフオトレジスト層９をパターニングす
る。その上で、このフオトレジスト層９をマスク
にしてシリコン窒化膜８を異方性エツチングによ
りパターニングする。このとき、異方性エツチン
グを用いていることと、シリコン窒化膜８の膜厚
が1000Å程度と薄いことの２つの理由から、シリ
コン窒化膜８のパターン形状はフオトレジスト層
９のパターン形状と殆んど一致し、寸法精度に極
めて高いものを得ることができる。
７を形成した後、全面に1000Å程度のシリコン窒
化膜８を形成し、更にその上にフオトレジスト層
９を再び形成する。そして、前述のＡの工程にお
けるフオトレジスト層９の開口内縁、つまり反転
防止層５の内側縁に沿うパターン形状のフオトマ
スク（図示せず）を用いたフオトリソグラフイ技
術によつてフオトレジスト層９をパターニングす
る。その上で、このフオトレジスト層９をマスク
にしてシリコン窒化膜８を異方性エツチングによ
りパターニングする。このとき、異方性エツチン
グを用いていることと、シリコン窒化膜８の膜厚
が1000Å程度と薄いことの２つの理由から、シリ
コン窒化膜８のパターン形状はフオトレジスト層
９のパターン形状と殆んど一致し、寸法精度に極
めて高いものを得ることができる。
次いで、同図Ｄのように、フオトレジスト層９
を剥離した後に一旦前記酸化膜７をウエツトエツ
チングで除去し、かつシリコン窒化膜８をマスク
として利用して再酸化を行ない、200Å程度のシ
リコン酸化膜１０を形成する。その後、ヒ素等の
Ｎ型不純物を70Kev、1016cm-2程度のドーズ量で
注入し、ゲート電極６とシリコン窒化膜８を利用
したセルフアライン的手法によつてＮ型のソー
ス・ドレイン領域１１を形成する。
を剥離した後に一旦前記酸化膜７をウエツトエツ
チングで除去し、かつシリコン窒化膜８をマスク
として利用して再酸化を行ない、200Å程度のシ
リコン酸化膜１０を形成する。その後、ヒ素等の
Ｎ型不純物を70Kev、1016cm-2程度のドーズ量で
注入し、ゲート電極６とシリコン窒化膜８を利用
したセルフアライン的手法によつてＮ型のソー
ス・ドレイン領域１１を形成する。
以下、シリコン窒化膜８を除去し、層間絶縁膜
１２、ソース・ドレイン電極１３、保護膜１４を
形成することにより、同図Ｅのように耐放射線の
高いＮチヤネルMOS型トランジスタを完成でき
る。
１２、ソース・ドレイン電極１３、保護膜１４を
形成することにより、同図Ｅのように耐放射線の
高いＮチヤネルMOS型トランジスタを完成でき
る。
したがつて、この方法によれば、ソース・ドレ
イン領域１１を形成する際にマスクとして使用す
るシリコン窒化膜８のパターニングを、フオトレ
ジスト層９をマスクとした異方性エツチングによ
り行なつているため、高い寸法精度で形成するこ
とができる。したがつて、第１図Ｅに示すソー
ス・ドレイン領域１１の重ね合せ精度A1やソー
ス・ドレイン領域１１の大きさB1を小さくでき、
素子の微細化を図つて半導体集積回路装置の高集
積化を達成することができる。
イン領域１１を形成する際にマスクとして使用す
るシリコン窒化膜８のパターニングを、フオトレ
ジスト層９をマスクとした異方性エツチングによ
り行なつているため、高い寸法精度で形成するこ
とができる。したがつて、第１図Ｅに示すソー
ス・ドレイン領域１１の重ね合せ精度A1やソー
ス・ドレイン領域１１の大きさB1を小さくでき、
素子の微細化を図つて半導体集積回路装置の高集
積化を達成することができる。
なお、反転防止層５によりMOS型トランジス
タの耐放射線性が向上できることは言うまでもな
い。
タの耐放射線性が向上できることは言うまでもな
い。
以上の説明はＮチヤネルMOS型トランジスタ
形成工程のみについて述べたものであり、他の工
程との組合せは任意である。例えば、相補型の耐
放線性MOS型半導体集積回路装置を製造する場
合、ＰチヤネルMOS型トランジスタのソース・
ドレイン領域の形成は前述の方法を用いる必要は
なく、通常のマスク材を用いた従来方法で行なう
ことができる。
形成工程のみについて述べたものであり、他の工
程との組合せは任意である。例えば、相補型の耐
放線性MOS型半導体集積回路装置を製造する場
合、ＰチヤネルMOS型トランジスタのソース・
ドレイン領域の形成は前述の方法を用いる必要は
なく、通常のマスク材を用いた従来方法で行なう
ことができる。
また、前記実施例においてはシリコン酸化膜７
を一旦取除いて再酸化を行なつているが、この工
程は省略してもよい。
を一旦取除いて再酸化を行なつているが、この工
程は省略してもよい。
以上説明したように本発明は、素子分離領域の
内側に沿つて反転防止層を形成した後に、これを
覆つて素子領域を開口する窒化膜をその直上に設
けたマスクを利用した異方性エツチング法によつ
てパターン形成しているので、この窒化膜の寸法
精度を向上し、この窒化膜をマスクとして形成す
るソース・ドレイン領域を高精度なものにできる
ので、耐放射線性の優れた半導体集積回路装置を
高集積に形成することができる。
内側に沿つて反転防止層を形成した後に、これを
覆つて素子領域を開口する窒化膜をその直上に設
けたマスクを利用した異方性エツチング法によつ
てパターン形成しているので、この窒化膜の寸法
精度を向上し、この窒化膜をマスクとして形成す
るソース・ドレイン領域を高精度なものにできる
ので、耐放射線性の優れた半導体集積回路装置を
高集積に形成することができる。
第１図Ａ〜Ｅは本発明方法の一実施例を説明す
るための工程断面図、第２図は従来のMOS型ト
ランジスタの断面図、第３図は従来の改良された
MOS型トランジスタの断面図、第４図Ａ，Ｂは
従来の製造方法を説明するための工程断面図であ
る。 １……シリコン基板、２……フイールド酸化膜
（素子分離領域）、３……ゲート酸化膜、４……フ
オトレジスト膜、５……反転防止層、６……ゲー
ト電極、８……シリコン窒化膜（マスク材）、９
……フオトレジスト層、１１……ソース・ドレイ
ン領域、１２……層間絶縁膜、１３……ソース・
ドレイン電極、１４……保護膜。
るための工程断面図、第２図は従来のMOS型ト
ランジスタの断面図、第３図は従来の改良された
MOS型トランジスタの断面図、第４図Ａ，Ｂは
従来の製造方法を説明するための工程断面図であ
る。 １……シリコン基板、２……フイールド酸化膜
（素子分離領域）、３……ゲート酸化膜、４……フ
オトレジスト膜、５……反転防止層、６……ゲー
ト電極、８……シリコン窒化膜（マスク材）、９
……フオトレジスト層、１１……ソース・ドレイ
ン領域、１２……層間絶縁膜、１３……ソース・
ドレイン電極、１４……保護膜。
Claims (1)
- １ 素子としてＮチヤネルMOS型トランジスタ
を有する半導体集積回路装置の製造方法におい
て、素子領域を画成する素子分離領域の内側に沿
つて反転防止層を形成する工程と、前記素子領域
にゲート電極を形成する工程と、前記反転防止層
を覆う一方でその余の素子領域を開口する窒化膜
を、その直上に設けたマスクを利用した異方性エ
ツチング法によつてパターン形成する工程と、こ
の窒化膜および前記ゲート電極をマスクとしたセ
ルフアラインによりイオン注入を行なつてソー
ス・ドレイン領域を形成する工程とを備えること
を特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074804A JPS61232678A (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60074804A JPS61232678A (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61232678A JPS61232678A (ja) | 1986-10-16 |
| JPH0422345B2 true JPH0422345B2 (ja) | 1992-04-16 |
Family
ID=13557859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074804A Granted JPS61232678A (ja) | 1985-04-09 | 1985-04-09 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61232678A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2676769B2 (ja) * | 1988-03-08 | 1997-11-17 | 日本電気株式会社 | 半導体装置 |
| JPH0756893B2 (ja) * | 1988-12-05 | 1995-06-14 | 日本電気株式会社 | 耐放射線性ｍｉｓ型半導体集積回路の製造方法 |
| JP2500318B2 (ja) * | 1989-05-25 | 1996-05-29 | 工業技術院長 | 半導体装置の製造方法 |
-
1985
- 1985-04-09 JP JP60074804A patent/JPS61232678A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61232678A (ja) | 1986-10-16 |
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