JPS6246555A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、ＭＩＳＦＥＴを用いたメモリセルを備えた半導体記
憶装置に適用して有効な技術に関するものである６ ［背景技術］ 半導体記憶装置の一つに、フローティングゲートとコン
トロールゲートとを有するＭＩＳＦＥＴをメモリセルと
し、このメモリセルを半導体基板上に延在して設けたデ
ータ線と半導体基板との間に電気的に並列に接続して構
成したＥＰＲＯＭ”（Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒ
ｏｇｒａｍｍａｂｌｅ　ＲＯＭ　）がある、このＥＰＲ
ＯＭにおいては、前記データ線はメモリセルのドレイン
領域に接続されるが、ソース領域はデータ線と交差する
方向に延在し、グランド層として用いられる半導体領域
と一体に形成するのが一般的である。ところが、前記半
導体領域からなるグランド層ではそのシート抵抗値が３
０乃至５０［Ω／ロコ程度と大きく、ＥＰＲＯＭの、特
に読み出し時の高速化の妨げとなる。そこで、アルミニ
ュウムからなるグランド線（以下、単にグランド線とい
う）を半導体基板上に延在して設け。

このグランド線を前記半導体領域からなるグランド層に
接続することによって、ＥＦＲＯＭの動作速度を向上さ
せている。前記アルミニュウムからなるグランド線は、
製造工程の簡略化のために。

あるいは導電層の多層化を防止することによって接続孔
の深さを浅くして、半導体領域とアルミニュウム層との
接続を良好にするために、データ線と同一層のアルミニ
ュウム層を用いて形成している。このことから、グラン
ド線はデータ線と同一方向に延在させる必要が有り、例
えばデータ線１６本につき一本程度設けている。

本発明者は、前記ＥＦＲＯＭを検討した結果、メモリセ
ルの情報の書き込み、読み出し等の電気的特性が不均一
に形成されるという問題点を見出した。

次に１本発明者が前記問題点を究明した結果、半明した
原因を述べる。

ワード線が延在する方向において、メモリセルが形成さ
れる領域（以下、メモリセル形成領域という）の周囲に
はフィールド絶ａ膜が設けられる。

この、フィールド絶縁膜は、メモリセルであるＭＩＳＦ
ＥＴのゲート絶縁膜の膜厚より遥に厚いので、半導体基
板上に盛り上ったようになる。

一方、前記グランド線の下部にメモリセルを設けたとし
ても、このメモリセルのドレイン領域にデータ線を接続
する駒とができず、したがってメモリセルとしての機能
を果すことができない、このため、グランド線の下部に
はメモリセルが設けられず、フィールド絶縁膜が形成さ
れる。このことから、グランド線の下部には、データ線
の両側部のフィールド絶縁膜より約３倍程度も幅の広い
フィールド絶縁膜が設けられる。

ゲート電極は、前記ゲート絶縁膜およびフィールド絶縁
膜上に多結晶シリコン層を形成し、この多結晶シリコン
層をエツチングして形成される。

エツチングの際のマスクとしては、レジスト膜が用いら
れるが、このレジストは流動性を有するので、半導体基
板の表面上に盛り上っているフィールド絶縁膜の上部の
レジスト膜はメモリセル形成領域の方へ流入する。とこ
ろが、レジスト膜は。

流動性とともに粘性を有するので、その上面が平担にな
るまでフィールド絶縁膜の上部からゲート絶縁膜の方へ
流れこむことはない、また、前記のように、グランド線
の下部におけるフィールド絶縁膜の幅が、他のフィール
ド絶縁膜の幅より広いことから、グランド線の下部のフ
ィールド絶縁膜上には他のフィールド絶縁膜上より多量
のレジスト膜が存在することになる。したがって、グラ
ンド線の側部のメモリセル形成領域には、グランド線の
下部のフィールド絶縁膜上から多量のレジスト膜が流入
するので、他のメモリセル形成領域より厚いレジスト膜
が形成される。

一方、レジスト膜がネガティブ型であれば、そのレジス
ト膜は光を露光することによって硬化する。そこで、前
記多結晶シリコン層をエツチングする際のマスクとして
ネガティブ型のレジスト膜を用いると、クロム等からな
る露光用の金属マスクのマスクパターンと反対のパター
ンのゲート電極を形成することができる。ところが、レ
ジスト膜の膜厚が厚いと露光が不充分となるので、前記
のように、グランド線の両側部のメモリセル形成領域に
おいてはこゲート電極の長さが他のメモリセル形成領域
におけるゲート電極より長く形成されることになる。前
記レジスト膜にポジティブ型のレジスト膜を用いると、
グランド線の両側部のメモリセル形成領域におけるゲー
ト電極の長さは、他のメモリセル形成領域のゲート電極
より短く形成されることになる。

ゲート電極の長さが不均一になると、ソース領域とドレ
イン領域間の電界強度がメモリセルによって異るので、
情報の書き込み、読み出し等の電気的特性が不均一とな
る。

なお、ＥＦＲＯＭに関する技術は１例えば株式会社サイ
エンスフォーラム、昭和５８年１１月２８日発行、「超
Ｌ　Ｓ、　Ｉデバイスハンドブック」、ｐ２８８及びＰ
３１４〜ｐ３１８に記載されている。

［発明の口的］ 本発明の目的は、メモリセルの電気的特性の均一性を向
上することが可能な技術を提供することにある。

本発明の他の目的は、ゲート１を極、ワード線等の導電
層の形成工程の精度を向上することが可能な技術を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、メモリやルアレイ内のフィールド絶縁膜の幅
を均一にして、メモリセルアレイに設けられるゲート電
極あるいはワード線等を形成する工程における導電層の
加工条件を同様にすることにより、メモリセルの電気的
特性の均一性を向上するものである。

以下、本発明の構成について、実施例とともに説明する
。

なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、そのくり返しの説明は
省略する。

［実施例］ 第１図、第３図、第５図、第７図、第９図は。

本発明の一実施例のＥＦＲＯＭの製造工程におけるメモ
リセルアレイの要部の平面図、第２図は。

第１図の■−■切断線における断面図、第４図は。

第３図のｒＶ−ｒＶ切断線における断面図、第６図は。

第５図のＶｌ−Ｖｌ切断線における断面図、第８図は。

第７図の■−■切断線における断面図、第１０図は、第
９図のＸ−Ｘ切断線における断面図である。

第１１図は、本発明の一実施例のＥＰＲＯＭの概略を示
す等価回路図である。

本実施例のＥＦＲＯＭの製造方法は、まず第１図および
第２図に示したｐ−型半導体基板１のメモリセル形成領
域および図示していない周辺回路領域の表面部にフィー
ルド絶縁膜２とｐ＋型チャネルストッパ領域３とを形成
する。

フィールド絶縁膜２とチャネルストッパ領域３とは、次
のようにして形成する０図示していないが、まず耐熱酸
化マスクおよびイオン打ち込み用のマスクを形成するた
めに、半導体基板ｌの表面を熱酸化して酸化シリコン膜
を形成し、この上に例えばＣＶＤ技術によって得れるシ
リコンナイトライド膜を形成する。そして、フィールド
絶縁膜２を形成しない半導体基板ｌ上のシリコンナイト
ライド膜の上部にレジスト膜からなるマスクを形成する
。このレジスト膜から露出するシリコンナイトライド膜
をエツチングすることによって、レジスト膜とシリコン
ナイトライド膜とで規定される開孔を形成する。すなわ
ち、このエツチングによって、フィールド絶縁膜２が設
けられる半導体基板１の上部には、酸化シリコン膜のみ
が残ることになる。そして、イオン打ち込みによってチ
ャネルストッパ領域３を形成するためのｐ型不純物、例
えばボロンを前記開孔から酸化シリコン膜を通して半導
体基板１の表面部に導入する。そして、レジスト膜を除
去した後に、半導体基板１を熱酸化することによって、
シリコンナイトライド膜が設けられていない半導体基板
１の表面が酸化されるので、フィールド絶縁膜２を形成
することができる。フィールド絶縁膜２を形成する熱酸
化工程中に、先にフィールド絶縁膜２の下部の半導体基
板１の表面に導入したｐ型不純物を拡散してチャネルス
トッパ領域３を形成する。

第１ｍの一点＃Ｉ！で囲んで示した領域５は、メモリセ
ル形成領域であり、この上部には後にデータ線ＤＬが延
在して設けられる。また一点鎖線で囲んで示した領域６
は、データ線ＤＬと同層の導電層からなるグランド線Ｇ
ＮＤの下部の領域であり、メモリセルは設けられない。

本実施例では、図に示すように、領域６にフィールド絶
縁ＷＸ２を形成しないことによって、メモリセルアレイ
に設けられるフィールド絶縁膜２の幅寸法りを均一にし
、である、フィールド絶縁膜２の幅寸法りを均一にした
のは、メモリセルのゲート電極等の導電層を形成するエ
ツチング工程において、グランド線ＧＮＤの両側部のメ
モリセル形成領域５に設けられるレジスト膜と、その他
のメモリセル形成領域５に設けられるレジスト膜との膜
厚を均一にするためである。

次に、フィールド絶縁膜２およびチャネルストッパ領域
３を形成するために用いた酸化シリコン膜とシリコンナ
イトライド膜とを除去し、再度半導体基板１の表面を酸
化することによって、ゲート絶縁膜４を形成する。

次に、第３図および第４図に示すように、メモリセルの
フローティングゲートとなる導電層７を形成するために
、例えばＣＶＤ技術によって得れる多結晶シリコン層を
フィールド絶縁膜２およびゲート絶縁膜４の上面の全域
に形成する。この多結晶シリコン層には、導電層７すな
わちフローティングゲートの抵抗値を低減するために、
例えば熱拡散によってｎ型不純物１例えばリンを導入す
る。そして、この多結晶シリコン層の不要な部分を、例
えば異方性のエツチングによって選択的に除去して、デ
ータ線が延在する方向と同一方向に延在する導電層７を
形成する。導電層７を延在するように形成するのは、後
にメモリセルのコントロールゲートをマスクとして導電
層７を再度エツチングしてフローティングゲートを形成
するためである。

本実施例においては、メモリセル形成領域５とともに、
領域６にも前記導電層７を延在して設けである。このよ
うに１Ｍ域６にも導電層７を設けたのは、コントロール
ゲートを形成するエツチング工程におけるグランド線の
両側部のメモリセル形成領域５と、他のメモリセル形成
領域５とのエツチング条件を同様にするためである。

次に、第５図および第６図に示した導電層７の露出して
いる表面を酸化して得れる酸化シリコン膜を用いて、フ
ローティングゲートとコントロールゲートとを絶縁する
ための絶縁膜８を形成する。

なお、第５図は、半導体基板１上に設けたフィールド絶
縁膜２および導電層５の形状を見易くするために、チャ
ネルストッパ領域３、ゲート絶縁膜４および絶縁膜８を
図示していない。また、以後の工程を説明するために用
いる平面図においてもチャネルストッパ領域３、ゲート
絶縁膜４および絶縁膜８を図示しない。

次に、メモリセルのコントロールゲートおよびワード線
を形成するために１例えばＣＶＤ技術によって得れる多
結晶シリコン層９を絶縁膜８およびフィールド絶縁膜２
上の全面に形成する。この多結晶シリコン層９には、ワ
ード線の抵抗値を低減するためにｎ型不純物１例えばリ
ンを、例えば熱拡散によって導入する０次に、多結晶シ
リコン層９をエツチングするエツチング工程のマスクと
して用いるレジスト膜１０を多結晶シリコン層９の上に
形成する。

ここで、前記領域６にフィールド絶縁膜２を形成し、ま
た導電層７を設けずにレジスト膜１ｏを形成したとする
と、そのときのレジスト膜１ｏは二点鎖線で示すように
、領域６の上部のレジスト膜１０が盛り上るようになる
。この領域６において盛り上るように形成されたレジス
ト膜１ｏは。

領域６の側部のメモリセル形成領域５に流入するので、
領域６の側部のメモリセル形成領域５には。

他のメモリセル形成領域５より厚いレジスト膜８が形成
されることになる。

ところが、領域６にフールド絶縁膜２を形成していない
ことから、領域６の側部のメモリセル形成領域５におけ
るレジスト膜１ｏと、他のメモリセル形成領域５におけ
るレジスト膜１ｏとの膜厚を同様に形成することができ
る。また、領域６にもメモリセル形成領域５と同様に、
導電層７を形成したことによって、さらに領離６の側部
のメモリセル形成領域５におけるレジスト膜１ｏと、他
のメモリセル形成領域５におけるレジスト膜１゜との膜
厚を均一にすることができる。すなわち、メモリセルが
設けられる全てのメモリセル形成領域５におけるレジス
ト膜１ｏの膜厚を均一にすることができる。

レジスト膜１０がネガティブ型のものであれば。

光を露光したところのレジスト膜１ｏが硬化されるので
、洗浄によって除去されずに残ることになる。また、レ
ジスト膜１ｏがポジティブ型のものであれば、光が露光
されないところのレジスト膜１０が残される。このよう
に、レジスト膜ｌＯに光を露光することによって、エツ
チングのためのマスクが形成されるのであるが、このマ
スクは図示していない。

次に、第７図および第８図に示すように、前記多結晶シ
リコン層９の不要な部分を１例えばドライエツチングに
よって選択的に除去して、所定のパターンのワード線１
１（ＷＬ）、とコントロールゲート１１（ＣＧ）とを一
体に形成する。さらに、コントロールゲート１１から露
出する前記絶縁膜８を除去し、続いて前記導電層７の露
出している部分をエツチングしてフローティングゲート
１２（ＦＧ）を形成する。

本実施例によれば、グランド線が上部に延在して設けら
れる領域６の側部のメモリセル形成領域５と、その他の
メモリセル形成領域５に設けられるコントロールゲート
１１およびフローティングゲート１２の長さを均一に形
成することができる。

これは、第３図に示したように、領域６にフィールド絶
縁膜２を形成せず、また領域６に導電層７を設けたこと
によって、全てのメモリセル形成領域５におけるコント
ロールゲート１１およびフローティングゲート１２を形
成するためのエツチングの条件を同様にしたことによる
。

したがって、本実施例によれば、全てのメモリセルにお
ける情報の書き込み、情報の読み出し等の電気的特性を
均一にすることができるので、ＥＰＲＯＭの電気的信頼
性を向上することができる。

なお、前記ワード線１１は、多結晶シリコン層と、多結
晶シリコンと高融点金属１例えばモリブデンとの化合物
、すなわちシリサイド層との二層構造とすることもでき
る。シリサイド層は、第５図および第６図に図示した多
結晶シリコン層９の上にスパッタ技術等を用いて高融点
金属層を形成し、半導体基板１全体をアニールして形成
することができる。

次に、第９図および第１０図に示すように、メモリセル
、すなわちＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔのソース領域。

ドレイン領域として用いられるｎ＋型半導体領域１３を
形成する。これは、ｎ型不純物１例えばヒ素をイオン打
ち込みによってコントロールゲート１１をマスクとして
半導体基ｌの表面部に導入し、この後、半導体基板１を
７ニールすることによって形成する。この半導体領域９
を形成してＭＩＳＦＥＴからなるメモリセルが完成する
。なお、メモリセルのソース領域として用いられる半導
体領域１３は、半導体基板１の表面部を延在して設けら
れ、ＥＦＲＯＭの電気的動作における基準電位、例えば
０［ｖ］の導電層として用いら九る。

次に、例えばＣＶＤ技術によって得れる酸化シリコン膜
とフォスフオシリケードガラスとを用いて、絶ａ＠１４
を形成する０次に、半導体領域１３の所定部の上の絶縁
膜１４を選択的に除去して接続孔１５を形成する。次に
、メモリセルから読み出した電気信号を伝達するデータ
線ＤＬおよ、びＥＰＲＯＭの基準電位１例えば０［ｖ］
のグランド線ＧＮＤとして用いる導電層１６を形成する
ために、例えば電子ビーム蒸着によって得れるアルミニ
ュウム層を絶縁膜１４上の全面に形成す。このアルミニ
ュウム層には、半導体領域１３中への拡散を低減するた
めにシリコンを含有させる。そして、アルミニュウム層
の不要な部分を、例えばドライエツチングによって選択
的に除去して図に示すような導電Ｍ１６を形成する。こ
のエツチング工程によって、データ線ＤＬと同層の導１
！！Ｍ１６からなりかつ同一方向に延在するグランドｗ
ＡＧＮＤが完成する。このグランド線１６　（ＧＮＤ）
は、第１１図に示すように、メモリセルアレイ（符号を
付していない）、Ｘデコーダ１７．Ｙデコーダ１８およ
びセンスアンプ１９の周囲にも設けられる。データ線１
６（ＤＬ）の電気信号は、スイッチ素子２０を通してセ
ンスアンプ２０によって読み出される。Ｍはメモリセル
である。

以上の説明から理解できるように、データＬＡＤＬと同
層の導電層１６からなるグランド＆９．ＯＮＤの下部の
メモリセルが設けられない領域６にフィールド絶縁膜２
を形成しないことによって、メモリセルアレイに設けら
れるフィールド絶縁膜２の帳寸法を均一にしたので、メ
モリセルが設けられる全ての領域においてエツチング工
程で用いるしシスト膜１０の膜厚を均一にすることがで
きる。

このことから、メモリセルアレイ領域におけるエツチン
グ条件を均一にすることができるので、全てのメモリセ
ルのフローティングゲートＦＧおよびコントロールゲー
トＣＧの長さを均一に形成することができる。したがっ
て、メモリセルの電気的特性の均一性が向上され、ＥＰ
ＲＯＭの情報の書き込み、読み出し等の電気的特性を向
上することができる。

［効果］ 本願によって開示された新規な技術によれば、以下の効
果を得ることができる。

（１）、データ線と同層の導Ｗ１Ｎからなるグランド線
の下部のメモリセルが設けられない第１の領域にフィー
ルド絶縁膜を形成しないことによって、メモリセルアレ
イに設けられるフィールド絶縁膜の幅寸法を均一にした
ので、メモリセルが設けられる全ての領域において、エ
ツチング工程で用いるレジスト膜の膜厚を均一にするこ
とができる。

（２）、前記（１）により、メモリセルアレイ領域にお
けるエツチング条件を均一にすることができるので、メ
モリセルアレイを構成する全てのメモリセルのフローテ
ィングゲートＦＧおよびコントロールゲー）−ＣＧの長
さを均一に形成することができる。

（３）、前記（２）により、メモリセルの電気的特性の
均一性を向上することができるので、ＥＦＲＯＭの情報
の書き込み、読み出し等の電気的特性を向上することが
できる。

以上、本発明者によってなされた発明を実施例にもとす
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。

例えば、本発明は、ＭＩＳＦＥＴをメモリセルとし、こ
のＭＩＳＦＥＴのチャネル領域に不純物を導入して情報
の書き込みを行うＲＯＭ　（ｒｅａｄ　。

ｎｌｙ　ｍｅｍｏｒｙ）に適用することができる。

【図面の簡単な説明】

第１図、第３図、第５図、第７図、第９図は。 本発明の一実施例のＥＰＲＯＭの製造工程におけるメモ
リセルアレイの要部の平面図、 第２図は、第１図の■−■切断線における断面図、 第４図は、第３図のＩＶ−ＩＶ切断線における断面図、 第６図は、第５図のＶｌ−Ｖｌ切断線における断面図、 第８図は、第７図の■−■切断線における断面図、 第１０図は、第９図のＸ−Ｘ切断線における断面図であ
る。 第１１図は、本発明の一実施例のＥＦＲＯＭの概略を示
す等価回路図である。 ｌ・・・半導体基板、２・・・フィールド絶縁膜、３・
・・チャネルストッパ領域、４・・・ゲート絶縁膜、７
，１６・・・導電層、８．１４・・・絶縁膜、９・・・
多結晶シリコン層、１０・・・レジスト膜、１３・・・
半導体領域、１５・・・接続孔、１７・・・Ｘデコーダ
、１８・・・Ｙデコーダ、１９・・・センスアンプ、５
・・・メモリセル形成領域、６・・・グランド線下部の
領域、１１・・・ワード線およびコントロールゲート、
１２・・・フローティングゲート、２０・・・スイッチ
素子、Ｍ・・・メモリセル。 代理人　弁理士　小川勝馬　チー゛ ！

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に設けたメモリセルアレイと、メモリセ
   ルの間に設けられたフィールド絶縁膜と、前記メモリセ
   ルアレイ上を延在してメモリセルの信号線として用いる
   第１導電層と、該第１導電層と同層の導電層からなりか
   つ同一方向に延在してメモリセルに基準電位を印加する
   第２導電層とを備えた半導体集積回路装置であって、メ
   モリセルアレイ内のフィールド絶縁膜の幅寸法を均一に
   したことを特徴とする半導体集積回路装置。 ２、前記メモリセルは、ＭＩＳＦＥＴからなることを特
   徴とする特許請求の範囲第１項に記載の半導体集積回路
   装置。 ３、メモリセルアレイ内の前記第２導電層の下部の半導
   体基板の表面部にフィールド絶縁膜を形成しないように
   したことを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。