JPS6246562A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6246562A JPS6246562A JP60185805A JP18580585A JPS6246562A JP S6246562 A JPS6246562 A JP S6246562A JP 60185805 A JP60185805 A JP 60185805A JP 18580585 A JP18580585 A JP 18580585A JP S6246562 A JPS6246562 A JP S6246562A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速動作の半導体装置、特に正孔をキャリアと
する半導体装置に関する。
する半導体装置に関する。
近年、高速コンピュータ用素子として、超高速素子の研
究開発が盛んに行われている。このような超高速素子の
中で、大きな電流駆動能力を有するものとして、バイポ
ーラトランジスタが注目されている。特に０ａＡｓ等化
合物半導体を用いた高性能バイポーラトランジスタとし
て、エミッタにベースよりバンドギャップの大きい半導
体を用いた、いわゆるヘテロバイポーラトランジスタ（
ＨＢＴ）およびそのＩＣ化が研究されている。
究開発が盛んに行われている。このような超高速素子の
中で、大きな電流駆動能力を有するものとして、バイポ
ーラトランジスタが注目されている。特に０ａＡｓ等化
合物半導体を用いた高性能バイポーラトランジスタとし
て、エミッタにベースよりバンドギャップの大きい半導
体を用いた、いわゆるヘテロバイポーラトランジスタ（
ＨＢＴ）およびそのＩＣ化が研究されている。
例えば、１９８１年国際電子デバイス会議（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）ダイジェスト、６２９頁から６３２
頁にあるように、ベースにＧａＡｓを、エミッタにＡβ
ＧａＡｓを用いたｎｐｎ型が良く研究されている。しか
しながら、ＨＢＴでは構造およびプロセスが極めて複雑
であり、高集積化には多くの問題点を残している。また
、特にコレクターベース間容量が大きく、高速性も限定
されている。さらに高集積化には相補型構成のメリット
が大であるが、正孔をキャリアとするｐｎｐ型は得られ
ていないのが現状である。
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ）ダイジェスト、６２９頁から６３２
頁にあるように、ベースにＧａＡｓを、エミッタにＡβ
ＧａＡｓを用いたｎｐｎ型が良く研究されている。しか
しながら、ＨＢＴでは構造およびプロセスが極めて複雑
であり、高集積化には多くの問題点を残している。また
、特にコレクターベース間容量が大きく、高速性も限定
されている。さらに高集積化には相補型構成のメリット
が大であるが、正孔をキャリアとするｐｎｐ型は得られ
ていないのが現状である。
本発明の目的は、電流駆動能力が大きく、かつ高速で超
高速ＩＣに適した正孔をキャリアとする新規な半導体装
置を提供することにある。
高速ＩＣに適した正孔をキャリアとする新規な半導体装
置を提供することにある。
本発明の半導体装置は、低不純物密度の第１の半導体層
上に、第１の半導体層より電子親和力および電子親和力
とバンドギャップの和の両方が大きい低不純物密度ある
いはｐ型の第２の半導体層と、電子を注入するための第
３の半導体層とが積載され、第１の半導体層に対して形
成された一対のオーム性電極を備え、第１の半導体層中
に形成された正孔に対して前記オーム性の一対の電極の
間の導電度を第３の半導体層から第２の半導体層に電子
を注入することによって変調することを特徴としている
。
上に、第１の半導体層より電子親和力および電子親和力
とバンドギャップの和の両方が大きい低不純物密度ある
いはｐ型の第２の半導体層と、電子を注入するための第
３の半導体層とが積載され、第１の半導体層に対して形
成された一対のオーム性電極を備え、第１の半導体層中
に形成された正孔に対して前記オーム性の一対の電極の
間の導電度を第３の半導体層から第２の半導体層に電子
を注入することによって変調することを特徴としている
。
〔構成の詳細な説明〕
第１図は本発明による半導体装置の基本構造の一例を示
す模式的構造断面図である。
す模式的構造断面図である。
この半導体装置は、高抵抗基板１１、例えば半絶縁性Ｉ
ｎＰ基板上に、低不純物密度の第１の半導体層１２、例
えばアンドープＩｎ／ｌ’Ａｓ層と、第１の半導体層よ
り電子親和力および電子親和力とバンドギャップとの和
の両方の大きい第２の半導体層１３、例えばアンドープ
ＩｎＰ層と、電子注入のための第３の半導体層１４、例
えばｎ”−ＩｎＰ層と、第１の半導体層１２に対して形
成されるオーム性の一対の電極１５．１６、例えばｐ”
−ＩｎＡ！Ａｓ領域１５ａ、１６ａとＡｕ−Ｚｎオーム
性電極１５ｂ。
ｎＰ基板上に、低不純物密度の第１の半導体層１２、例
えばアンドープＩｎ／ｌ’Ａｓ層と、第１の半導体層よ
り電子親和力および電子親和力とバンドギャップとの和
の両方の大きい第２の半導体層１３、例えばアンドープ
ＩｎＰ層と、電子注入のための第３の半導体層１４、例
えばｎ”−ＩｎＰ層と、第１の半導体層１２に対して形
成されるオーム性の一対の電極１５．１６、例えばｐ”
−ＩｎＡ！Ａｓ領域１５ａ、１６ａとＡｕ−Ｚｎオーム
性電極１５ｂ。
１６ｂから構成される一対の電極と、ｐ”−ＩｎＰ履１
４にオーム性の制御電極１７とが積載されている。
４にオーム性の制御電極１７とが積載されている。
以上のような構造の半導体装置の制御電極１７下におけ
る熱平衡状態におけるバンドダイヤグラムを第２図に示
す、ここでＥ。、 ＥＦ、 ＥＶはそれぞれ伝導帯下端
、フェルミレベル、価電子帯上端のエネルギーレベルを
表わす。
る熱平衡状態におけるバンドダイヤグラムを第２図に示
す、ここでＥ。、 ＥＦ、 ＥＶはそれぞれ伝導帯下端
、フェルミレベル、価電子帯上端のエネルギーレベルを
表わす。
今、電極１５をアースにして、制御電極１７に負の充分
大きい電圧を印加し、電子を注入した場合を考える。第
３図には、この場合の制御電極１７下におけるバンドダ
イヤグラムを示す。図において、注入された電子を・印
で示し、注入の状態を矢印で示す。この時電子は、第１
の半導体層１２と第２の半導体層１３の伝導帯のエネル
ギー準位の差によって、第１の半導体層１２と第２の半
導体層１３のへテロ界面の第２の半導体層側に蓄積され
る。蓄積された電子を１８で示す。これら電子はへテロ
界面に沿って動くが、同時に電荷中性を保つために正孔
を誘起する。この場合、第１の半導体層１２と第２の半
導体層１３の伝導帯のエネルギー準位の差によって、誘
起正孔は第１の半導体層側に蓄積される。蓄積された正
孔を０印１９で示す。
大きい電圧を印加し、電子を注入した場合を考える。第
３図には、この場合の制御電極１７下におけるバンドダ
イヤグラムを示す。図において、注入された電子を・印
で示し、注入の状態を矢印で示す。この時電子は、第１
の半導体層１２と第２の半導体層１３の伝導帯のエネル
ギー準位の差によって、第１の半導体層１２と第２の半
導体層１３のへテロ界面の第２の半導体層側に蓄積され
る。蓄積された電子を１８で示す。これら電子はへテロ
界面に沿って動くが、同時に電荷中性を保つために正孔
を誘起する。この場合、第１の半導体層１２と第２の半
導体層１３の伝導帯のエネルギー準位の差によって、誘
起正孔は第１の半導体層側に蓄積される。蓄積された正
孔を０印１９で示す。
この状態で、電極１６に負の電圧を印加したときの正孔
および電子の流れを第４図に示す。制御電極１７から第
１の半導体層１２と第２の半導体層１３のへテロ界面に
沿って電極１５に向かって注入された電子の量に見合っ
てヘテロ界面の反対側に正孔が誘起され、高導電度の正
孔チャネルが形成される。
および電子の流れを第４図に示す。制御電極１７から第
１の半導体層１２と第２の半導体層１３のへテロ界面に
沿って電極１５に向かって注入された電子の量に見合っ
てヘテロ界面の反対側に正孔が誘起され、高導電度の正
孔チャネルが形成される。
このチャネル正孔は電極１５．１６間の電界で加速され
、大電流が流れ得る。すなわち、チャネルは価電子帯の
エネルギーレベルの異なるヘテロ界面をチャネルとする
電界効果トランジスタ（ＦＥＴ）と同様な振舞いをする
。すなわち、電流の変調モードは電子注入による導電度
変調であり、チャネルはＦＥＴ的である。
、大電流が流れ得る。すなわち、チャネルは価電子帯の
エネルギーレベルの異なるヘテロ界面をチャネルとする
電界効果トランジスタ（ＦＥＴ）と同様な振舞いをする
。すなわち、電流の変調モードは電子注入による導電度
変調であり、チャネルはＦＥＴ的である。
ここで正孔チャネルの電流と、制御電極１７へ流出する
電流比、すなわち電流増幅率は、正孔が高速である程、
および注入された電子の流出が少ない程大きくなる。本
半導体装置では、注入された電子は、第１および第２の
半導体層１２．１３のへテロ接合界面に蓄積されて第１
の半導体層１２側へ流出することが少なく、かつ正孔１
９と場所的に少し離れているため正孔と再結合すること
が少なく、従って消失が少ない。さらに電極１５と１７
間の電界は小さく、電子電流は小さい。またチャネルの
正孔も第２の半導体層１３によるバリアのために制御電
極１７側へ流出することは少ない。また正孔チャネルは
、不純物の少ない高品質なヘテロ界面に形成されるため
、正孔は極めて高速となり、チャネル電流も大きくなる
。従って本発明の半導体装置では、正孔をキャリアとし
ても電流増幅率を大きくとることができる。また制御電
極１７と電極１６間の第２の半導体層は、ＦＥＴと同様
に空乏化しており、従ってＦＥＴと同様に小さい制御電
極１７−電極１６間のフィードバック容量を有している
。すなわち本半導体装置により、ＦＥＴと同様な構造の
簡単さ、高速性、小さな寄生抵抗および寄生容量を有し
、バイポーラトランジスタ並の大電流駆動を実現するも
のである。
電流比、すなわち電流増幅率は、正孔が高速である程、
および注入された電子の流出が少ない程大きくなる。本
半導体装置では、注入された電子は、第１および第２の
半導体層１２．１３のへテロ接合界面に蓄積されて第１
の半導体層１２側へ流出することが少なく、かつ正孔１
９と場所的に少し離れているため正孔と再結合すること
が少なく、従って消失が少ない。さらに電極１５と１７
間の電界は小さく、電子電流は小さい。またチャネルの
正孔も第２の半導体層１３によるバリアのために制御電
極１７側へ流出することは少ない。また正孔チャネルは
、不純物の少ない高品質なヘテロ界面に形成されるため
、正孔は極めて高速となり、チャネル電流も大きくなる
。従って本発明の半導体装置では、正孔をキャリアとし
ても電流増幅率を大きくとることができる。また制御電
極１７と電極１６間の第２の半導体層は、ＦＥＴと同様
に空乏化しており、従ってＦＥＴと同様に小さい制御電
極１７−電極１６間のフィードバック容量を有している
。すなわち本半導体装置により、ＦＥＴと同様な構造の
簡単さ、高速性、小さな寄生抵抗および寄生容量を有し
、バイポーラトランジスタ並の大電流駆動を実現するも
のである。
なお第２の半導体層のＩｎＰ層１３はｐ型ドープされて
いても良いが、この場合は層１３は十分薄くてｎ”−ｐ
接合の空乏層によって完全に空乏化し、熱平衡状態で層
１３中はもちろんチャネル層１２中にも、注入電子に対
して無視しうる程キャリア数が少ないことが必要である
。
いても良いが、この場合は層１３は十分薄くてｎ”−ｐ
接合の空乏層によって完全に空乏化し、熱平衡状態で層
１３中はもちろんチャネル層１２中にも、注入電子に対
して無視しうる程キャリア数が少ないことが必要である
。
本発明の半導体装置の一実施例の構造を第５図に示す。
基板１１として、半絶縁性ＩｎＰ基板を用い、分子線エ
ピタキシーにより、第１の半導体層１２として電子密度
５ ＸＩＯ”ａｍ−３，厚さ３０００人のアンドープＩ
ｎΔｊ２Ａｓ層、および第２の半導体層１３として、電
子密度Ｉ Ｘ１０１５ｃｍ−’、 厚さ２００人のアン
ドープＩｎＰ層、さらに電子注入のための第３の半導体
層１４として、ＳｌがＩＸＩＯ１９ａｍ−３ドープされ
た厚さ１００人のｎ”−ＩｎＰ層を連続成長させる。
ピタキシーにより、第１の半導体層１２として電子密度
５ ＸＩＯ”ａｍ−３，厚さ３０００人のアンドープＩ
ｎΔｊ２Ａｓ層、および第２の半導体層１３として、電
子密度Ｉ Ｘ１０１５ｃｍ−’、 厚さ２００人のアン
ドープＩｎＰ層、さらに電子注入のための第３の半導体
層１４として、ＳｌがＩＸＩＯ１９ａｍ−３ドープされ
た厚さ１００人のｎ”−ＩｎＰ層を連続成長させる。
ｎ”−ＩｎＰ層１層上４上βを蒸着し、電極２１と２２
間を覆うレジストパターンを形成し、このマスクを用い
てＡβをエツチングし、さらにサイドエツチングを行っ
て制御電極１７を形成する。前記マスクを再び用いてＡ
ｕ−Ｚｎの蒸着、リストオフを行い、熱処理して、オー
ム性電極２１．２２を形成する。
間を覆うレジストパターンを形成し、このマスクを用い
てＡβをエツチングし、さらにサイドエツチングを行っ
て制御電極１７を形成する。前記マスクを再び用いてＡ
ｕ−Ｚｎの蒸着、リストオフを行い、熱処理して、オー
ム性電極２１．２２を形成する。
したがって制御電極１７は、オーム性電極２１と２２間
に自己整合で形成される。、なお本実施例では、この合
金層が第１図の１５ａと１５ｂおよび１６ａと１６ｂを
兼ねるようにしている。さらにこれら電極をマスクにし
て、これら電極間のｎ”−ＩｎＰ層１４をエツチングす
れば素子が完成する。なお、電極１７の電極長は０．５
μｍ、電極２１と２２間は２μｍである。
に自己整合で形成される。、なお本実施例では、この合
金層が第１図の１５ａと１５ｂおよび１６ａと１６ｂを
兼ねるようにしている。さらにこれら電極をマスクにし
て、これら電極間のｎ”−ＩｎＰ層１４をエツチングす
れば素子が完成する。なお、電極１７の電極長は０．５
μｍ、電極２１と２２間は２μｍである。
本実施例においては、電極２１を接地し、電極２２に負
電圧、例えば１■を印加した状態で、制御電極１７に０
．６ Ｖ以上の負電圧を印加すると電極２１．２２間に
電流が流れ、制御電極１７への負電圧を上げる、すなわ
ち電子の注入量を増すと、チャネル電流は指数関数的に
増大し、良好な正孔キャリアの高電流駆動のトランジス
タ動作が得られる。
電圧、例えば１■を印加した状態で、制御電極１７に０
．６ Ｖ以上の負電圧を印加すると電極２１．２２間に
電流が流れ、制御電極１７への負電圧を上げる、すなわ
ち電子の注入量を増すと、チャネル電流は指数関数的に
増大し、良好な正孔キャリアの高電流駆動のトランジス
タ動作が得られる。
なお以上では、半導体層として、ＩｎＰとＩｎＡβＡｓ
を用いた例について述べたが、電子親和力並びに電子親
和力とバンドギャップの和についての条件を満たす限り
、他の半導体でも良いことはもちろんである。また電子
の注入ソースとしてのｎ゛層１４は成長結晶層を用いた
場合について説明したが、第２の半導体層１３中にイオ
ン注入によって形成しても良いことは明らかである。
を用いた例について述べたが、電子親和力並びに電子親
和力とバンドギャップの和についての条件を満たす限り
、他の半導体でも良いことはもちろんである。また電子
の注入ソースとしてのｎ゛層１４は成長結晶層を用いた
場合について説明したが、第２の半導体層１３中にイオ
ン注入によって形成しても良いことは明らかである。
以上の様に、本発明によれば、ＦＥＴと同様な簡単な構
造で、高電流動作可能な高性能トランジスタが実現され
、高速、高集積な、量産性に優れたＩＣの実現が可能と
なる。
造で、高電流動作可能な高性能トランジスタが実現され
、高速、高集積な、量産性に優れたＩＣの実現が可能と
なる。
第１図は本発明の半導体装置の基本構造の一例を示す図
、 第２図および第３図は本発明の詳細な説明するためのバ
ンドダイヤグラム、 第４図は電子および正孔の流れを示す図、第５図は本発
明の一実施例を示す図である。 １１・・・・・・・・・・・・・・・・・・・・・高抵
抗基板１２・・・・・・・・・・・・・・・・・・・・
・第１の半導体層１３・・・・・・・・・・・・・・・
・・・・・・第２の半導体層１４・・・・・・・・・・
・・・・・・・・・・・第３の半導体層１５．１６・・
・・・・・・・・・・・・・ｐ型のオーム性電極１７・
・・・・・・・・・・・・・・・・・・・・制御電極１
８・・・・・・・・・・・・・・・・・・・・・注入電
子１９・・・・・・・・・・・・・・・・・・・・・チ
ャネル正孔代理人 弁理士 岩 佐 義 幸 第１図 第２図 第３図 第４図 第５図
、 第２図および第３図は本発明の詳細な説明するためのバ
ンドダイヤグラム、 第４図は電子および正孔の流れを示す図、第５図は本発
明の一実施例を示す図である。 １１・・・・・・・・・・・・・・・・・・・・・高抵
抗基板１２・・・・・・・・・・・・・・・・・・・・
・第１の半導体層１３・・・・・・・・・・・・・・・
・・・・・・第２の半導体層１４・・・・・・・・・・
・・・・・・・・・・・第３の半導体層１５．１６・・
・・・・・・・・・・・・・ｐ型のオーム性電極１７・
・・・・・・・・・・・・・・・・・・・・制御電極１
８・・・・・・・・・・・・・・・・・・・・・注入電
子１９・・・・・・・・・・・・・・・・・・・・・チ
ャネル正孔代理人 弁理士 岩 佐 義 幸 第１図 第２図 第３図 第４図 第５図
Claims (1)
- （１）低不純物密度の第１の半導体層上に、第１の半導
体層より電子親和力および電子親和力とバンドギャップ
の和の両方が大きい低不純物密度あるいはｐ型の第２の
半導体層と、電子を注入するための第３の半導体層とが
積載され、第１の半導体層に対して形成された一対のオ
ーム性電極を備え、第１の半導体層中に形成された正孔
に対して前記オーム性の一対の電極の間の導電度を第３
の半導体層から第２の半導体層に電子を注入することに
よって変調することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185805A JPS6246562A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60185805A JPS6246562A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246562A true JPS6246562A (ja) | 1987-02-28 |
Family
ID=16177195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60185805A Pending JPS6246562A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246562A (ja) |
-
1985
- 1985-08-26 JP JP60185805A patent/JPS6246562A/ja active Pending
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