JPS6247900A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS6247900A JPS6247900A JP60188120A JP18812085A JPS6247900A JP S6247900 A JPS6247900 A JP S6247900A JP 60188120 A JP60188120 A JP 60188120A JP 18812085 A JP18812085 A JP 18812085A JP S6247900 A JPS6247900 A JP S6247900A
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- Japan
- Prior art keywords
- data
- bit
- selectors
- driver
- memory device
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- Pending
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はメモリ装置に係り、特に多ビット幅構成のＤＲ
ＡＭを用いたメモリ装置に関する。
ＡＭを用いたメモリ装置に関する。
複数のダイナミックランダムアクセスメモリ（ＤＲＡＭ
）を用いたメモリ装置において、１個のＤＲＡＭが故障
した時、それが単一ビットのデータエラーとして検出可
能な時にはその１ビットエラーデータを自動訂正し、２
ビットエラーの時にはそのエラー検出を行なう誤り訂正
回路（以下ＦＣＣという）が従来から用いられてきた。
）を用いたメモリ装置において、１個のＤＲＡＭが故障
した時、それが単一ビットのデータエラーとして検出可
能な時にはその１ビットエラーデータを自動訂正し、２
ビットエラーの時にはそのエラー検出を行なう誤り訂正
回路（以下ＦＣＣという）が従来から用いられてきた。
この場合、従来のＤＲＡＭは例えば１６ＫＸ１ビット、
２５６ＫＸ１ビットのように１ビット幅構成のＤＲＡＭ
であったため、ＦＣＣ機能を持ったメモリ装置を構成す
ることが比較的簡単にできた。ところが近年の２５６Ｋ
Ｘ４ビット、６４ＫＸ８ビット、６４ＫＸ４ビット等の
多ビット幅構成のＤＲＡＭでは、これが困難になってき
ている。
２５６ＫＸ１ビットのように１ビット幅構成のＤＲＡＭ
であったため、ＦＣＣ機能を持ったメモリ装置を構成す
ることが比較的簡単にできた。ところが近年の２５６Ｋ
Ｘ４ビット、６４ＫＸ８ビット、６４ＫＸ４ビット等の
多ビット幅構成のＤＲＡＭでは、これが困難になってき
ている。
以下、これを第２図を参照して詳細に説明する。
第２図はこれらの多ビット幅構成のＤＲＡＭを用いて構
成したメモリ装置の、従来例を示す回路図である。第２
図に示す回路では、４ビット幅構成のＤＲＡＭｌ ２ａ
〜１２ｄをＥＣＣ１１に接続し、ドライバ１３により
メモリアドレスを指定してメモリごとの自動π圧機能を
持たせるようにしている。このため、ＤＲＡＭ１２ａの
データ入出力ビットはＥＣＣ１１の冗長ビット端子Ｃ８
，Ｃ１に接続され、ＤＲＡＭ１２ｂのデータ入出力ビッ
トは冗長ビット端子Ｃ２〜Ｃ５へ接続される。また、Ｄ
ＲＡＭ１２ｃのデータ入出力ビットはデータビット端子
Ｄ −Ｄ３へ、ＤＲＡＭｌ ２ｄのそれは端子Ｄ 〜Ｄ
７へそれぞれ接続されている。
成したメモリ装置の、従来例を示す回路図である。第２
図に示す回路では、４ビット幅構成のＤＲＡＭｌ ２ａ
〜１２ｄをＥＣＣ１１に接続し、ドライバ１３により
メモリアドレスを指定してメモリごとの自動π圧機能を
持たせるようにしている。このため、ＤＲＡＭ１２ａの
データ入出力ビットはＥＣＣ１１の冗長ビット端子Ｃ８
，Ｃ１に接続され、ＤＲＡＭ１２ｂのデータ入出力ビッ
トは冗長ビット端子Ｃ２〜Ｃ５へ接続される。また、Ｄ
ＲＡＭ１２ｃのデータ入出力ビットはデータビット端子
Ｄ −Ｄ３へ、ＤＲＡＭｌ ２ｄのそれは端子Ｄ 〜Ｄ
７へそれぞれ接続されている。
このように、多ビット幅構成のＤＲＡＭを用いて従来方
式でＦＣＣ機能を持たせるように構成した場合には、例
えばもし１個のＤＲＡＭｌ ２ｄが故障すると、このＤ
ＲＡＭｌ ２ｄの持つ複数ビットのデータすなわちＤ４
〜Ｄ７が１度にバーストエラーとなる。この時、従来の
１ビットエラー自動訂正機能と２ビットエラー検出機能
とを持つＥＣＣ１１では、エラー訂正や検出は不可能で
ある。
式でＦＣＣ機能を持たせるように構成した場合には、例
えばもし１個のＤＲＡＭｌ ２ｄが故障すると、このＤ
ＲＡＭｌ ２ｄの持つ複数ビットのデータすなわちＤ４
〜Ｄ７が１度にバーストエラーとなる。この時、従来の
１ビットエラー自動訂正機能と２ビットエラー検出機能
とを持つＥＣＣ１１では、エラー訂正や検出は不可能で
ある。
また、訂正や検出を可能にしようとすると、ＥＣＣ１１
に膨大な数の冗長ビットを用意しなければならない欠点
があった。
に膨大な数の冗長ビットを用意しなければならない欠点
があった。
本発明は上記の従来技術の欠点を解消するためになされ
たもので、多ビット幅構成のＤＲＡＭとを用いた場合に
も、簡単な構成でエラー検出訂正機能を持たばつるメモ
リ装置を提供することを目的とする。
たもので、多ビット幅構成のＤＲＡＭとを用いた場合に
も、簡単な構成でエラー検出訂正機能を持たばつるメモ
リ装置を提供することを目的とする。
上記の目的を達成するため本発明は、１ビットエラーデ
ータを自動訂正する誤り訂正回路と、多ビット幅を持つ
複数のＤＲＡＭと、この複数のＤＲＡＭの持つ複数ビッ
ト幅の入出力データのうちの１ビットを選択する複数の
データセレクタとを備え、この複数のデータセレクタに
より選択された１ビットから構成されるデータワードを
単位として誤り訂正回路とＤＲＡＭとの間のデータの授
受を行うようにしたメモリ装置を提供するものである。
ータを自動訂正する誤り訂正回路と、多ビット幅を持つ
複数のＤＲＡＭと、この複数のＤＲＡＭの持つ複数ビッ
ト幅の入出力データのうちの１ビットを選択する複数の
データセレクタとを備え、この複数のデータセレクタに
より選択された１ビットから構成されるデータワードを
単位として誤り訂正回路とＤＲＡＭとの間のデータの授
受を行うようにしたメモリ装置を提供するものである。
以下第１図を参照して本発明の実施例を詳細に説明する
。
。
第１図は一実施例に係るメモリ装置の構成を示す回路図
である。ＥＣＣ１は８＋６＝１４個のＤＲＡＭ４ 〜４
Ｌ４〜４ のデータエラーＣＯＣ５，ＤＯ０７ 時に、そのエラーのあるビットを自動訂正して正しいデ
ータを出力する機能を有している。なお本実施例の場合
にも、Ｄ ＲＡ Ｍ ４ ｃｏ〜４，７として４ビット
幅構成のものを用いているが、本発明は４ビット幅構成
に限定されるわけではない。ＦＣＣｌの冗長ビット端子
Ｃ、Ｃ・・・Ｃ５およびデータビット端子り。、Ｄｌ・
・・Ｄ７にはそれぞれデータセレクタ２゜０〜２０７の
データ入力端子およびデータセレクタ３゜０〜３，７の
データ出力端子が接続されており、これらデータセレク
タ２゜０〜２，７のデータ出力端子とデータセレクタ３
゜０〜３０７のデータ入力端子は、それぞれＤ ＲＡ
Ｍ ４ ｃｏ〜４０７のデータ入出力端子Ｃ−Ｄ７に接
続されている。
である。ＥＣＣ１は８＋６＝１４個のＤＲＡＭ４ 〜４
Ｌ４〜４ のデータエラーＣＯＣ５，ＤＯ０７ 時に、そのエラーのあるビットを自動訂正して正しいデ
ータを出力する機能を有している。なお本実施例の場合
にも、Ｄ ＲＡ Ｍ ４ ｃｏ〜４，７として４ビット
幅構成のものを用いているが、本発明は４ビット幅構成
に限定されるわけではない。ＦＣＣｌの冗長ビット端子
Ｃ、Ｃ・・・Ｃ５およびデータビット端子り。、Ｄｌ・
・・Ｄ７にはそれぞれデータセレクタ２゜０〜２０７の
データ入力端子およびデータセレクタ３゜０〜３，７の
データ出力端子が接続されており、これらデータセレク
タ２゜０〜２，７のデータ出力端子とデータセレクタ３
゜０〜３０７のデータ入力端子は、それぞれＤ ＲＡ
Ｍ ４ ｃｏ〜４０７のデータ入出力端子Ｃ−Ｄ７に接
続されている。
データセレクタ２゜０〜２０７はメモリ書き込み時に動
作し、データセレクタ３゜０〜３０７はメモリ読み出し
時にそれぞれ動作する。データセレクタ２〜２ ３〜３
に入出力される４ビットＣＯＤ７−Ｃ００７ データの１ビットを選択指定する制御信号はドライバ５
から出力される。エラー訂正時にＤＲＡＭ４ｏｏ〜４，
７に対する書き込み許可信号を出力するためのドライバ
６はデータセレクタ２゜０〜２０７に接続され、エラー
検出訂正のための読み出し許可信号を出力するためのド
ライバ７はデータセレクタ３゜０〜３Ｄ７に接続されて
いる。またＤＲＡＭ４ｃｏ〜４０７に対してリード／ラ
イトのアドレスを指定するためのアドレスドライバ８は
、ＤＲＡＭ４ｃｏ〜４，７のアドレス端子に接続されて
いる。データセレクタ２゜０〜２ｇ７Ｊ３よび３゜０〜
３ｏ７は第１図に示すような構成を取ることにより、デ
ータの書込み時およびデータの読出し時に、それぞれＤ
ＲＡ Ｍ ４ ｃｏ〜４Ｄ７の各４ビット幅の出力デ
ータうちの１ビットを選択する機能を有することになる
。
作し、データセレクタ３゜０〜３０７はメモリ読み出し
時にそれぞれ動作する。データセレクタ２〜２ ３〜３
に入出力される４ビットＣＯＤ７−Ｃ００７ データの１ビットを選択指定する制御信号はドライバ５
から出力される。エラー訂正時にＤＲＡＭ４ｏｏ〜４，
７に対する書き込み許可信号を出力するためのドライバ
６はデータセレクタ２゜０〜２０７に接続され、エラー
検出訂正のための読み出し許可信号を出力するためのド
ライバ７はデータセレクタ３゜０〜３Ｄ７に接続されて
いる。またＤＲＡＭ４ｃｏ〜４０７に対してリード／ラ
イトのアドレスを指定するためのアドレスドライバ８は
、ＤＲＡＭ４ｃｏ〜４，７のアドレス端子に接続されて
いる。データセレクタ２゜０〜２ｇ７Ｊ３よび３゜０〜
３ｏ７は第１図に示すような構成を取ることにより、デ
ータの書込み時およびデータの読出し時に、それぞれＤ
ＲＡ Ｍ ４ ｃｏ〜４Ｄ７の各４ビット幅の出力デ
ータうちの１ビットを選択する機能を有することになる
。
次に、第１図の回路の動作を説明する。
メモリアクセス時には、ドライバ８によりアドレス信号
がＤＲＡＭ４ｏｏ〜４，７のずべてに対して出力される
。各Ｄ Ｒ’Ａ Ｍ ４ｃｏ〜４，７の４ビットの入出
力データの１ビットの選択を制御する信号はドライバ５
より出力され、データセレクタ２ＣＯ〜２ および３゜
０〜３Ｄ７に与えられる。すなわち、ドライバ５からの
選択指定信号は全てのデータセレクタ２゜０〜２Ｄ７お
よび３゜０〜３Ｄ７に対し等しく入力され、これによっ
て同じ出力端子の１つのワードデータが選択される。選
択された１ビットから構成されるデータワードは、それ
が一単位となって、Ｅ ’ＣＣ１とＤＲＡＭ４Ｃｏ〜４
Ｄ７との間でデータ授受が行なわれる。
がＤＲＡＭ４ｏｏ〜４，７のずべてに対して出力される
。各Ｄ Ｒ’Ａ Ｍ ４ｃｏ〜４，７の４ビットの入出
力データの１ビットの選択を制御する信号はドライバ５
より出力され、データセレクタ２ＣＯ〜２ および３゜
０〜３Ｄ７に与えられる。すなわち、ドライバ５からの
選択指定信号は全てのデータセレクタ２゜０〜２Ｄ７お
よび３゜０〜３Ｄ７に対し等しく入力され、これによっ
て同じ出力端子の１つのワードデータが選択される。選
択された１ビットから構成されるデータワードは、それ
が一単位となって、Ｅ ’ＣＣ１とＤＲＡＭ４Ｃｏ〜４
Ｄ７との間でデータ授受が行なわれる。
エラー訂正データの書込み動作時には、ドライバ６より
書込み許可信号がデータセレクタ２゜０〜２Ｄ７に対し
て出力され、データセレクタ２゜０〜２ｏ７の全てがイ
ネーブルとなる。これにより、ＥＣＣ１からＤＲＡＭ４
ｏｏ〜４ｏ７にデータワードと冗長ワードとが書込まれ
る。すなわち、データセレクタ２ Ｄｏ〜２ Ｄ７を介
してＤＲＡＭ４ｏｏ〜４ｏ７にデータワードが書込まれ
、データセレクタ２゜０〜２Ｃ５を介してＤ ＲＡ Ｍ
４ ｃｏ 〜４ ｃｓに冗長ワードが書込まれる。
書込み許可信号がデータセレクタ２゜０〜２Ｄ７に対し
て出力され、データセレクタ２゜０〜２ｏ７の全てがイ
ネーブルとなる。これにより、ＥＣＣ１からＤＲＡＭ４
ｏｏ〜４ｏ７にデータワードと冗長ワードとが書込まれ
る。すなわち、データセレクタ２ Ｄｏ〜２ Ｄ７を介
してＤＲＡＭ４ｏｏ〜４ｏ７にデータワードが書込まれ
、データセレクタ２゜０〜２Ｃ５を介してＤ ＲＡ Ｍ
４ ｃｏ 〜４ ｃｓに冗長ワードが書込まれる。
メモリ読出しによるＥＣＣ１への出力動作時には、ドラ
イバ７から読出し許可信号がデータセレクタ３゜０〜３
Ｄ７に対して出力され、データセレクタ３゜０〜３Ｄ７
のすべてがイネーブルとなる。これによって、ＤＲＡＭ
４ｃｏ〜４，７からＥＣＣ１に対して同じ出力位置の１
組のデータワードと冗長ワードとが読出されることにな
る。すなわら、データセレクタ３゜０〜３Ｄ７を介して
データワードが読出され、データセレクタ３Ｃｏ〜３Ｃ
５を介して冗長ワードが読出される。
イバ７から読出し許可信号がデータセレクタ３゜０〜３
Ｄ７に対して出力され、データセレクタ３゜０〜３Ｄ７
のすべてがイネーブルとなる。これによって、ＤＲＡＭ
４ｃｏ〜４，７からＥＣＣ１に対して同じ出力位置の１
組のデータワードと冗長ワードとが読出されることにな
る。すなわら、データセレクタ３゜０〜３Ｄ７を介して
データワードが読出され、データセレクタ３Ｃｏ〜３Ｃ
５を介して冗長ワードが読出される。
なお、第１図に示づような回路構成を用いれば、４ビッ
ト幅のＤＲＡＭに対してだけではなく、原理的に何ビッ
ト幅のＤＲＡＭであっても本発明の適用が可能である。
ト幅のＤＲＡＭに対してだけではなく、原理的に何ビッ
ト幅のＤＲＡＭであっても本発明の適用が可能である。
以上説明したように本発明では、多ビット幅描成のＤＲ
ＡＭを用いても、このＤＲＡＭの持つビット幅のうちの
１ビットを選択するようなデータセレクタを設けて、選
択された１ビットから構成されるデータワードを単位と
してＦＣＣとの間でデータの授受を行なうような構成と
したため、多ピッｌ〜幅を持つＤＲＡＭを用いてもバー
ストエラをおこすことなく、正しく機能するＦＣＣを備
えた信頼性の高いメモリ装置が実現できる。
ＡＭを用いても、このＤＲＡＭの持つビット幅のうちの
１ビットを選択するようなデータセレクタを設けて、選
択された１ビットから構成されるデータワードを単位と
してＦＣＣとの間でデータの授受を行なうような構成と
したため、多ピッｌ〜幅を持つＤＲＡＭを用いてもバー
ストエラをおこすことなく、正しく機能するＦＣＣを備
えた信頼性の高いメモリ装置が実現できる。
第１図は本発明の一実施例に係るメモリ装置の構成を示
す回路図、第２図は多ビット幅を持つＤＲＡＭを用いて
従来方式により構成したメモリ装置の回路図である。 １・・・誤り訂正回路（ＦＣＣ）、２Ｃｏ〜２Ｃ５゜２
〜２ ・・・データセレクタ ３〜３３ＤＯＤ７
）Ｃｏ Ｃ３−ＤＯ〜３Ｄ７”・デー
タセレクタ、４Ｃｏ〜４ｏ５，４ｏｏ〜”Ｄ７・・・Ｄ
ＲＡＭ、５・・・データセレクタに対する制御信号を出
力するドライバ、６・・・書込み許可信号を出力するド
ライバ、７・・・読出し許可信号を出力するドライバ、
８・・・メモリアドレスを出力するドライバ。
す回路図、第２図は多ビット幅を持つＤＲＡＭを用いて
従来方式により構成したメモリ装置の回路図である。 １・・・誤り訂正回路（ＦＣＣ）、２Ｃｏ〜２Ｃ５゜２
〜２ ・・・データセレクタ ３〜３３ＤＯＤ７
）Ｃｏ Ｃ３−ＤＯ〜３Ｄ７”・デー
タセレクタ、４Ｃｏ〜４ｏ５，４ｏｏ〜”Ｄ７・・・Ｄ
ＲＡＭ、５・・・データセレクタに対する制御信号を出
力するドライバ、６・・・書込み許可信号を出力するド
ライバ、７・・・読出し許可信号を出力するドライバ、
８・・・メモリアドレスを出力するドライバ。
Claims (1)
- １ビットエラーデータを自動訂正する誤り訂正回路と、
多ビット幅を持つ複数のＤＲＡＭと、この複数のＤＲＡ
Ｍの持つ複数ビット幅の入出力データのうちの１ビット
を選択する複数のデータセレクタとを備え、この複数の
データセレクタにより選択された１ビットから構成され
るデータワードを単位として前記誤り訂正回路と前記Ｄ
ＲＡＭとの間のデータの授受を行うメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188120A JPS6247900A (ja) | 1985-08-27 | 1985-08-27 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188120A JPS6247900A (ja) | 1985-08-27 | 1985-08-27 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247900A true JPS6247900A (ja) | 1987-03-02 |
Family
ID=16218058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188120A Pending JPS6247900A (ja) | 1985-08-27 | 1985-08-27 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247900A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502675A (en) * | 1989-06-06 | 1996-03-26 | Fujitsu Limited | Semiconductor memory device having a multi-bit input/output configuration which is capable of correcting a bit failure |
-
1985
- 1985-08-27 JP JP60188120A patent/JPS6247900A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502675A (en) * | 1989-06-06 | 1996-03-26 | Fujitsu Limited | Semiconductor memory device having a multi-bit input/output configuration which is capable of correcting a bit failure |
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