JPS624799B2 - - Google Patents
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- Publication number
- JPS624799B2 JPS624799B2 JP55125758A JP12575880A JPS624799B2 JP S624799 B2 JPS624799 B2 JP S624799B2 JP 55125758 A JP55125758 A JP 55125758A JP 12575880 A JP12575880 A JP 12575880A JP S624799 B2 JPS624799 B2 JP S624799B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- clock
- shift register
- transmission gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は集積回路に好適な双方向シフトレジス
タに関する。
タに関する。
一般にシフトレジスタは、デイジタル集積回路
においてデータの保持、遅延などに非常によく用
いられる回路である。たとえばデータを２進数に
変換し、それをビツトシリアルに転送する場合、
タイミング合せ回路として使用される。このと
き、データを最下位桁から始めて最上位桁で終る
ように転送した場合、１ビツトの遅延を挿入する
ことは、この遅延を入れない場合に比べて１桁だ
け桁上げを行なつたことに相当し、換言すれば
「２」を乗じたことになる。一方、遅延を挿入さ
れたデータから見れば、遅延なしのデータは１桁
だけ桁下げを行なわれたことになり、「２」で割
られたデータということになる。このように、あ
るデータに対してそれを１ビツト遅らせたデータ
は「２」がかけられ、１ビツト進めたデータは
「２」で割られたデータとなる。このように、デ
ータを２倍、22倍、23倍、…もしくは1/2、1/2
２、1/23、…としたい場合は双方向シフトレジス
タがあれば非常に便利である。
においてデータの保持、遅延などに非常によく用
いられる回路である。たとえばデータを２進数に
変換し、それをビツトシリアルに転送する場合、
タイミング合せ回路として使用される。このと
き、データを最下位桁から始めて最上位桁で終る
ように転送した場合、１ビツトの遅延を挿入する
ことは、この遅延を入れない場合に比べて１桁だ
け桁上げを行なつたことに相当し、換言すれば
「２」を乗じたことになる。一方、遅延を挿入さ
れたデータから見れば、遅延なしのデータは１桁
だけ桁下げを行なわれたことになり、「２」で割
られたデータということになる。このように、あ
るデータに対してそれを１ビツト遅らせたデータ
は「２」がかけられ、１ビツト進めたデータは
「２」で割られたデータとなる。このように、デ
ータを２倍、22倍、23倍、…もしくは1/2、1/2
２、1/23、…としたい場合は双方向シフトレジス
タがあれば非常に便利である。
従来のこのような双方向シフトレジスタは、第
１図に示すような回路構成となつていた。なお、
この例では４ビツト分のシフトレジスタ構成とな
つている。すなわち、各ビツトごとのデータ転送
は、Ｄ形フリツプフロツプ１，２，３，４により
クロツクパルスCPに同期して行われ、各フリツ
プフロツプ１，２，３，４の入力側にはアンド回
路５，６とオア回路７が接続されている。そし
て、右シフトと左シフトの切り換えは切換信号
Ｒ／によつて行われ、この切換信号Ｒ／が
“１”のとき右シフト動作となり、右シフトデー
タ入力端子ＩRから入力されたデータが右シフト
データ出力端子ＯRに転送される。一方、切換信
号Ｒ／が“０”のとき左シフト動作となり、左
シフトデータ入力端子ＩLから入力されたデータ
が左シフトデータ出力端子ＯLに転送される。
１図に示すような回路構成となつていた。なお、
この例では４ビツト分のシフトレジスタ構成とな
つている。すなわち、各ビツトごとのデータ転送
は、Ｄ形フリツプフロツプ１，２，３，４により
クロツクパルスCPに同期して行われ、各フリツ
プフロツプ１，２，３，４の入力側にはアンド回
路５，６とオア回路７が接続されている。そし
て、右シフトと左シフトの切り換えは切換信号
Ｒ／によつて行われ、この切換信号Ｒ／が
“１”のとき右シフト動作となり、右シフトデー
タ入力端子ＩRから入力されたデータが右シフト
データ出力端子ＯRに転送される。一方、切換信
号Ｒ／が“０”のとき左シフト動作となり、左
シフトデータ入力端子ＩLから入力されたデータ
が左シフトデータ出力端子ＯLに転送される。
ところが、上述した従来の双方向シフトレジス
タでは、各フリツプフロツプ１，２，３，４の入
力側にはアンド、アンド、オアという複雑なゲー
ト回路が必要であり、しかも配線が複雑であるば
かりでなく、集積回路の設計製造においては配線
およびゲート回路による面積の増大につながると
いう重大な欠点があつた。
タでは、各フリツプフロツプ１，２，３，４の入
力側にはアンド、アンド、オアという複雑なゲー
ト回路が必要であり、しかも配線が複雑であるば
かりでなく、集積回路の設計製造においては配線
およびゲート回路による面積の増大につながると
いう重大な欠点があつた。
本発明は上記事情に鑑みてなされたもので、そ
の目的とするところは、２つのクロツク同期論理
回路の一方の入力を他方の出力にそれぞれ接続
し、その接続端の一方にトランスミツシヨンゲー
トを接続して１ビツト分を構成することにより、
素子数の低減を図り、きわめて簡単な回路で集積
回路上での面積を縮少することができる双方向シ
フトレジスタを提供することにある。
の目的とするところは、２つのクロツク同期論理
回路の一方の入力を他方の出力にそれぞれ接続
し、その接続端の一方にトランスミツシヨンゲー
トを接続して１ビツト分を構成することにより、
素子数の低減を図り、きわめて簡単な回路で集積
回路上での面積を縮少することができる双方向シ
フトレジスタを提供することにある。
以下、本発明の一実施例について図面を参照し
て説明する。
て説明する。
第２図は双方向シフトレジスタの１ビツト分を
示すもので、２つのクロツク同期論理回路、たと
えばクロツクドインバータ２１，２２を互いに一
方の入力と他方の出力とをそれぞれ接続し、その
一方の接続端２３にトランスミツシヨンゲート２
４を接続して１ビツト分の回路を構成している。
示すもので、２つのクロツク同期論理回路、たと
えばクロツクドインバータ２１，２２を互いに一
方の入力と他方の出力とをそれぞれ接続し、その
一方の接続端２３にトランスミツシヨンゲート２
４を接続して１ビツト分の回路を構成している。
このような構成において動作を説明する。な
お、トランスミツシヨンゲート２４は、そのゲー
トに入力されるクロツクφ１が“１”のときオン
となり、“０”のときオフとなるものとする。こ
の回路で右シフトの場合、データはトランスミツ
シヨンゲート２４および一方のクロツクドインバ
ータ２１を通つて右へ転送される。このときクロ
ツクφLは“０”としておくことにより、他方の
クロツクドインバータ２２の出力は高インピーダ
ンス状態となるため、転送するデータには影響を
与えない。一方、左シフトの場合、データは他方
のクロツクドインバータ２２およびトランスミツ
シヨンゲート２４を通つて左へ転送される。この
ときクロツクφRは“０”としておくことによ
り、一方のクロツクドインバータ２１の出力は高
インピーダンス状態となる。
お、トランスミツシヨンゲート２４は、そのゲー
トに入力されるクロツクφ１が“１”のときオン
となり、“０”のときオフとなるものとする。こ
の回路で右シフトの場合、データはトランスミツ
シヨンゲート２４および一方のクロツクドインバ
ータ２１を通つて右へ転送される。このときクロ
ツクφLは“０”としておくことにより、他方の
クロツクドインバータ２２の出力は高インピーダ
ンス状態となるため、転送するデータには影響を
与えない。一方、左シフトの場合、データは他方
のクロツクドインバータ２２およびトランスミツ
シヨンゲート２４を通つて左へ転送される。この
ときクロツクφRは“０”としておくことによ
り、一方のクロツクドインバータ２１の出力は高
インピーダンス状態となる。
第３図にクロツクドインバータの具体的な回路
構成例を示す。すなわち、４つの電界効果トラン
ジスタ３１，３２，３３，３４と隣り合うトラン
ジスタの間でソースとドレインとを接続し、一方
端側のトランジスタ３１のソースに電源ＶDDを接
続し、他方端側のトランジスタ３４のドレインを
接地する。そして、トランジスタ３２，３３のゲ
ートを共通接続して入力端子３５に接続し、その
ソース・ドレイン共通接続点を出力端子３６に接
続してなる。しかして、トランジスタ３４のゲー
トに印加されるクロツクφが“１”のとき、出力
端子３６には入力端子３５の反転信号が得られ、
クロツクφが０”のときは出力が高インピーダン
ス状態となる。またこのように構成される１ビツ
ト分の双方向シフトレジスタは、第２図において
クロツクドインバータ１個が４素子よりなるか
ら、全体で９素子であり、使用素子数が少なくて
済む。
構成例を示す。すなわち、４つの電界効果トラン
ジスタ３１，３２，３３，３４と隣り合うトラン
ジスタの間でソースとドレインとを接続し、一方
端側のトランジスタ３１のソースに電源ＶDDを接
続し、他方端側のトランジスタ３４のドレインを
接地する。そして、トランジスタ３２，３３のゲ
ートを共通接続して入力端子３５に接続し、その
ソース・ドレイン共通接続点を出力端子３６に接
続してなる。しかして、トランジスタ３４のゲー
トに印加されるクロツクφが“１”のとき、出力
端子３６には入力端子３５の反転信号が得られ、
クロツクφが０”のときは出力が高インピーダン
ス状態となる。またこのように構成される１ビツ
ト分の双方向シフトレジスタは、第２図において
クロツクドインバータ１個が４素子よりなるか
ら、全体で９素子であり、使用素子数が少なくて
済む。
このように構成され動作する１ビツト分の双方
向シフトレジスタをカスケード接続することによ
り、任意ビツト数の双方向シフトレジスタが構成
できる。たとえば第４図に４ビツト分カスケード
接続した場合の回路例を示す。なお、第２図と同
一部分には同一符号を付して説明する。すなわ
ち、第２図に示す構成の１ビツト分のシフトレジ
スタを４ビツト分カスケード接続し、さらに左シ
フト時の入力端にトランスミツシヨンゲート４１
を接続して構成される。そして、各クロツクドイ
ンバータ２１，２２のクロツクゲートにはアンド
ゲート回路４２，４３を介してクロツクφ２が印
加され、また各トランスミツシヨンゲート２４の
ゲートにはクロツクφ１が印加され、さらにトラ
ンスミツシヨンゲート４１のゲートにはアンド回
路４４を介してクロツクφ１が印加されるように
構成されている。
向シフトレジスタをカスケード接続することによ
り、任意ビツト数の双方向シフトレジスタが構成
できる。たとえば第４図に４ビツト分カスケード
接続した場合の回路例を示す。なお、第２図と同
一部分には同一符号を付して説明する。すなわ
ち、第２図に示す構成の１ビツト分のシフトレジ
スタを４ビツト分カスケード接続し、さらに左シ
フト時の入力端にトランスミツシヨンゲート４１
を接続して構成される。そして、各クロツクドイ
ンバータ２１，２２のクロツクゲートにはアンド
ゲート回路４２，４３を介してクロツクφ２が印
加され、また各トランスミツシヨンゲート２４の
ゲートにはクロツクφ１が印加され、さらにトラ
ンスミツシヨンゲート４１のゲートにはアンド回
路４４を介してクロツクφ１が印加されるように
構成されている。
このように構成された双方向レジスタは第５図
に示す２相のクロツクφ１，φ２に同期したダイ
ナミツク動作となる。そして、アンド回路４２に
印加される制御信号Ｒ（第５図参照）は右シフト
時に“１”となり、これによつて右シフト動作と
なり、またアンド回路４３，４４に印加される制
御信号Ｌ（第５図参照）は左シフト時に“１”と
なり、これによつて左シフト動作となる。したが
つて、第２図においてクロツクドインバータ２
１，２２に入力されるクロツクφR，φLは、第４
図ではそれぞれＲ×φ２およびＬ×φ２（第５図
参照）という信号になつている。なお、トランス
ミツシヨンゲート４１は左シフト時の入力信号を
クロツクφ１に同期させるために挿入されたもの
である。
に示す２相のクロツクφ１，φ２に同期したダイ
ナミツク動作となる。そして、アンド回路４２に
印加される制御信号Ｒ（第５図参照）は右シフト
時に“１”となり、これによつて右シフト動作と
なり、またアンド回路４３，４４に印加される制
御信号Ｌ（第５図参照）は左シフト時に“１”と
なり、これによつて左シフト動作となる。したが
つて、第２図においてクロツクドインバータ２
１，２２に入力されるクロツクφR，φLは、第４
図ではそれぞれＲ×φ２およびＬ×φ２（第５図
参照）という信号になつている。なお、トランス
ミツシヨンゲート４１は左シフト時の入力信号を
クロツクφ１に同期させるために挿入されたもの
である。
すなわち、右シフトさせる場合は、アンド回路
４２に第５図に示すクロツクφ２および制御信号
Ｒを印加することにより、アンド回路４２の出力
には第５図に示すパルスＲ・φ２が得られ、この
パルスＲ・φ２が各クロツクドインバータ２１，
２１…に印加される。これにより、右シフトデー
タ入力端子４５から入力されたデータはシフトレ
ジスタを順次転送され、右シフトデータ出力端子
４６に転送入力が得られ、一方、左シフトさせる
場合は、アンド回路４３，４４に第５図に示すク
ロツクφ１，φ２および制御信号Ｌを印加するこ
とにより、アンド回路４３の出力には第５図に示
すパルスＬ・φ２が得られ、このパルスＬ・φ２
が各クロツクドインバータ２２，２２，…に印加
される。これにより、左シフトデータ入力端子４
７から入力されたデータは上記の場合とは逆方向
に順次転送され、左シフトデータ出力端子４８に
転送出力が得られる。
４２に第５図に示すクロツクφ２および制御信号
Ｒを印加することにより、アンド回路４２の出力
には第５図に示すパルスＲ・φ２が得られ、この
パルスＲ・φ２が各クロツクドインバータ２１，
２１…に印加される。これにより、右シフトデー
タ入力端子４５から入力されたデータはシフトレ
ジスタを順次転送され、右シフトデータ出力端子
４６に転送入力が得られ、一方、左シフトさせる
場合は、アンド回路４３，４４に第５図に示すク
ロツクφ１，φ２および制御信号Ｌを印加するこ
とにより、アンド回路４３の出力には第５図に示
すパルスＬ・φ２が得られ、このパルスＬ・φ２
が各クロツクドインバータ２２，２２，…に印加
される。これにより、左シフトデータ入力端子４
７から入力されたデータは上記の場合とは逆方向
に順次転送され、左シフトデータ出力端子４８に
転送出力が得られる。
このように構成された双方向シフトレジスタ
は、クロツクドインバータとトランスミツシヨン
ゲートとからなるきわめて簡単な回路構成で実現
できる。また、トランスミツシヨンゲートを右シ
フトおよび左シフトの両方に用いることができる
ので、素子数の低減を図ることができる。したが
つて、回路上での面積を著しく縮少することがで
きる。
は、クロツクドインバータとトランスミツシヨン
ゲートとからなるきわめて簡単な回路構成で実現
できる。また、トランスミツシヨンゲートを右シ
フトおよび左シフトの両方に用いることができる
ので、素子数の低減を図ることができる。したが
つて、回路上での面積を著しく縮少することがで
きる。
なお、前記実施例におけるトランスミツシヨン
ゲートはＰチヤンネルMOS―FETとＮチヤンネ
ルMOS―FETとからなるCMOS回路で構成して
もよい。また、クロツク同期論理回路はクロツク
ドインバータに限らず、他の回路であつても同様
に実施し得る。また、クロツクはφ１，φ２の２
相の場合を例にあげたが、一相クロツクφを用
い、φをφ１に、その反転をφ２に対応させて
用いても機能は変わらない。
ゲートはＰチヤンネルMOS―FETとＮチヤンネ
ルMOS―FETとからなるCMOS回路で構成して
もよい。また、クロツク同期論理回路はクロツク
ドインバータに限らず、他の回路であつても同様
に実施し得る。また、クロツクはφ１，φ２の２
相の場合を例にあげたが、一相クロツクφを用
い、φをφ１に、その反転をφ２に対応させて
用いても機能は変わらない。
以上詳述したように本発明によれば、２つのク
ロツク同期論理回路の一方の入力を他方の出力に
それぞれ接続し、その接続端の一方にトランスミ
ツシヨンゲートを接続して１ビツト分を構成する
ことにより、素子数の低減を図り、きわめて簡単
な回路で集積回路上での面積を縮少することがで
きる双方向シフトレジスタを提供できる。
ロツク同期論理回路の一方の入力を他方の出力に
それぞれ接続し、その接続端の一方にトランスミ
ツシヨンゲートを接続して１ビツト分を構成する
ことにより、素子数の低減を図り、きわめて簡単
な回路で集積回路上での面積を縮少することがで
きる双方向シフトレジスタを提供できる。
第１図は従来の双方向シフトレジスタの構成を
示す回路図、第２図ないし第５図は本発明の一実
施例を示すもので、第２図は１ビツト分の双方向
シフトレジスタの構成を示す回路図、第３図は第
２図におけるクロツクドインバータの具体的な回
路例を示す構成図、第４図は第２図のシフトレジ
スタを４ビツト分カスケード接続した場合の回路
構成図、第５図は第４図の動作を説明するための
タイミングチヤートである。 ２１，２２…クロツクドインバータ（クロツク
同期論理回路）、２４，４１…トランスミツシヨ
ンゲート、４２，４３，４４…アンド回路。
示す回路図、第２図ないし第５図は本発明の一実
施例を示すもので、第２図は１ビツト分の双方向
シフトレジスタの構成を示す回路図、第３図は第
２図におけるクロツクドインバータの具体的な回
路例を示す構成図、第４図は第２図のシフトレジ
スタを４ビツト分カスケード接続した場合の回路
構成図、第５図は第４図の動作を説明するための
タイミングチヤートである。 ２１，２２…クロツクドインバータ（クロツク
同期論理回路）、２４，４１…トランスミツシヨ
ンゲート、４２，４３，４４…アンド回路。
Claims (1)
- 【特許請求の範囲】 １ ２つのクロツク同期論理回路の一方の入力を
他方の出力にそれぞれ接続し、その接続端の一方
にトランスミツシヨンゲートを接続してなること
を特徴とする双方向シフトレジスタ。 ２ クロツク同期論理回路はクロツクドインバー
タである特許請求の範囲第１項記載の双方向シフ
トレジスタ。 ３ トランスミツシヨンゲートはCMOS回路で構
成したものである特許請求の範囲第１項記載の双
方向シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125758A JPS5750391A (en) | 1980-09-10 | 1980-09-10 | Two-way shift register |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125758A JPS5750391A (en) | 1980-09-10 | 1980-09-10 | Two-way shift register |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750391A JPS5750391A (en) | 1982-03-24 |
| JPS624799B2 true JPS624799B2 (ja) | 1987-01-31 |
Family
ID=14918082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55125758A Granted JPS5750391A (en) | 1980-09-10 | 1980-09-10 | Two-way shift register |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750391A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01214993A (ja) * | 1988-02-23 | 1989-08-29 | Nissan Motor Co Ltd | データ記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5920196B2 (ja) * | 1976-07-28 | 1984-05-11 | 株式会社東芝 | 双方向性シフトレジスタ |
| JPS6022431B2 (ja) * | 1977-06-06 | 1985-06-01 | 株式会社日立製作所 | ダイナミック型シフトレジスタ |
| JPS54143031A (en) * | 1978-04-28 | 1979-11-07 | Toshiba Corp | Driving control system of shift register circuit |
-
1980
- 1980-09-10 JP JP55125758A patent/JPS5750391A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750391A (en) | 1982-03-24 |
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