JPS622485B2 - - Google Patents
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- JPS622485B2 JPS622485B2 JP54112625A JP11262579A JPS622485B2 JP S622485 B2 JPS622485 B2 JP S622485B2 JP 54112625 A JP54112625 A JP 54112625A JP 11262579 A JP11262579 A JP 11262579A JP S622485 B2 JPS622485 B2 JP S622485B2
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- 238000010586 diagram Methods 0.000 description 22
- 230000003111 delayed effect Effects 0.000 description 11
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Description
【発明の詳細な説明】
この発明は１相パルス信号によつて動作するダ
イナミツク型Ｄフリツプフロツプ回路に関する。 第１図はφ，の２相パルス信号によつて動作
する。従来の２相式ダイナミツク型Ｄフリツプフ
ロツプ回路の構成図であり、第２図はその動作を
示すタイミングチヤートである。図において２つ
のＰチヤネルMOSトランジスタ１，２および２
つのＮチヤネルMOSトランジスタ３，４はクロ
ツクドインバータ５を構成し、さらに２つのＰチ
ヤネルMOSトランジスタ６，７および２つのＮ
チヤネルMOSトランジスタ８，９はクロツクド
インバータ１０を構成している。そして上記１方
のクロツクドインバータ５には入力信号INが供
給され、さらにこのクロツクドインバータ５の出
力信号Ａは他方のクロツクドインバータ１０に供
給される。また図においてＰチヤネルMOSトラ
ンジスタ１１とＮチヤネルMOSトランジスタ１
２は入力クロツク信号CLOCKからパルス信号
を得るためのインバータ１３を構成していて、こ
のパルス信号は上記MOSトランジスタ４，６
それぞれのゲートに供給される。さらにＰチヤネ
ルMOSトランジスタ１４とＮチヤネルMOSトラ
ンジスタ１５は上記パルス信号と180゜位相が
ずれたパルス信号φを得るためのインバータ１６
を構成していて、このパルス信号φは上記MOS
トランジスタ１，９それぞれのゲートに供給され
る。 このように構成された従来のダイナミツク型Ｄ
フリツプフロツプ回路において、が低レベル
（接地レベル）から高レベル（ＶDDレベル）に、
φが高レベルから低レベルにそれぞれ反転するt1
のタイミングに入力信号INが低レベルから高レ
ベルに反転すると、この後あるいはφの半ビツ
ト分遅れたt2のタイミングに出力信号OUTが低
レベルから高レベルに反転し、さらにが低レベ
ルから高レベルに、φが高レベルから低レベルに
それぞれ反転するt3のタイミングに入力信号INが
高レベルから低レベルに反転すると、この後あ
るいはφの半ビツト分遅れたt3のタイミングに出
力信号OUTが高レベルから低レベルに反転す
る。このように入力信号INがの立上りおよび
φの立下りに同期して変化する場合には、出力信
号OUTは入力信号INに対してあるいはφの半
ビツト遅延信号となる。 またが高レベルから低レベルに、φが低レベ
ルから高レベルにそれぞれ反転するt4のタイミン
グに入力信号INが低レベルから高レベルに反転
すると、この後あるいはφの１ビツト分遅れた
t5のタイミングに出力信号OUTが低レベルから
高レベルに反転し、さらにが高レベルから低レ
ベルに、φが低レベルから高レベルにそれぞれ反
転するt6のタイミングに入力信号INが高レベルか
ら低レベルに反転すると、この後あるいはφの
１ビツト分遅れたt7のタイミングに出力信号
OUTが高レベルから低レベルに反転する。この
ように入力信号INがの立下りおよびφの立上
りに同期して変化する場合には、出力信号OUT
は入力信号INに対してあるいはφの１ビツト
遅延信号となる。 したがつて上記回路はＤフリツプフロツプ回路
として動作することになる。ところで上記回路で
はパルス信号としてφとの２つを必要とし、し
かもこのφとは位相が180゜ずれたものでなけ
ればならない。 しかしながらφとを得るインバータの段数が
異なるため、インバータの遅延時間によつてφと
の位相を正確に180゜ずらすことが困難にな
り、これにより回路が誤動作を起こしたり不安定
動作をすることになる。そしてこの現象は入力ク
ロツク信号CLOCKの周波数が高くなるのに伴な
つて著しいものとなる。これはたとえば第２図中
破線で示すようにに対してφが遅れると、t6の
タイミングにおいてとφがともに低レベルとな
る状態が発生し、MOSトランジスタ１，２がと
もにオンして信号Ａは高レベルとなる。この後φ
が遅れて高レベルに反転するとMOSトランジス
タ８，９がともにオンして出力信号OUTは低レ
ベルとなり、誤動作することになる。 この発明は上記のような事情を考慮してなされ
たもので、その目的は、高い周波数で動作させた
場合でも誤動作を起こすことがなく、常に安定に
動作させることができるダイナミツク型Ｄフリツ
プフロツプ回路を提供することにある。 以下、図面を参照してこの発明の実施例を説明
する。第３図はこの発明に係るダイナミツク型Ｄ
フリツプフロツプ回路の第１の実施例による回路
構成図であり、この回路は第１、第２、第３の各
単位体２１，２２，２３から構成される。上記第
１の単位体２１では、正の電位ＶDD供給点と基準
電位GND供給点との間に２つのＰチヤネルMOS
トランジスタ２４，２５および２つのＮチヤネル
MOSトランジスタ２６，２７をこの順に直列挿
入するとともに、ＮチヤネルMOSトランジスタ
２７にＮチヤネルMOSトランジスタ２８を並列
接続し、ＰチヤネルMOSトランジスタ２５とＮ
チヤネルMOSトランジスタ２６との直列接続点
を出力端としている。また上記第２の単位体２２
では、ＶDDとGNDとの間に２つＰチヤネルMOS
トランジスタ２９，３０および２つのＮチヤネル
MOSトランジスタ３１，３２をこの順に直列挿
入し、ＰチヤネルMOSトランジスタ３０とＮチ
ヤネルMOSトランジスタ３１との直列接続点を
出力端としている。さらに上記第３の単位体２３
では、ＶDDとGNDとの間に２つのＰチヤネル
MOSトランジスタ３３，３４および１つのＮチ
ヤネルMOSトランジスタ３５をこの順に直列挿
入し、ＰチヤネルMOSトランジスタ３４とＮチ
ヤネルMOSトランジスタ３５との直列接続点を
出力端としている。そして入力信号Ｄが上記Ｐチ
ヤネルMOSトランジスタ２５および上記Ｎチヤ
ネルMOSトランジスタ２６の各ゲートに供給さ
れる。また上記第１の単位体２１の出力端の信号
Ａが上記ＰチヤネルMOSトランジスタ３０およ
び上記ＮチヤネルMOSトランジスタ３１の各ゲ
ートに供給される。さらに上記第２の単位体２２
の出力端の信号Ｂが上記ＰチヤネルMOSトラン
ジスタ３４および上記ＮチヤネルMOSトランジ
スタ２８の各ゲートに供給されるとともに外部に
出力される。またさらに上記第３の単位体２３の
出力端の信号Ｃが上記ＮチヤネルMOSトランジ
スタ２７およびＰチヤネルMOSトランジスタ２
９の各ゲートに供給される。また１相のパルス信
号φが上記ＰチヤネルMOSトランジスタ２４、
ＮチヤネルMOSトランジスタ３２、Ｐチヤネル
MOSトランジスタ３３およびＮチヤネルMOSト
ランジスタ３５の各ゲートに供給される。 次に上記のように構成された回路の動作を第４
図に示すタイミングチヤートを用いて説明する。
先ずφが低レベル（GNDレベル）で入力信号Ｄ
が低レベルとなつているt1のタイミングのとき、
MOSトランジスタ２４，２５がともにオンし、
信号Ａは高レベル（ＶDDレベル）となる。 t2のタイミングでφが高レベルに反転すると
MOSトランジスタ３５がオンし、信号Ｃは低レ
ベルとなる。このとき高レベルとなつているφが
入力するMOSトランジスタ２４はオフし、さら
にまだ低レベルとなつている入力信号Ｄが入力す
るMOSトランジスタ２６もオフするため、単位
体２１の出力端はＶDDとGND両方から遮断さ
れ、信号Ａはいままでの高レベル状態に保持され
る。信号Ａが高レベル状態に保持されるとMOS
トランジスタ３１がオンし、このとき高レベルと
なつているφが入力するMOSトランジスタ３２
もオンするため、信号Ｂすなわち出力信号は低レ
ベルとなる。 t3のタイミングでφが再び低レベルに反転する
とともに入力信号Ｄが高レベルに反転する。φが
反転して低レベルになるとMOSトランジスタ３
３はオンする。このとき信号Ｂが低レベル状態に
保持されているとすればMOSトランジスタ３４
もオンするため、信号Ｃは高レベルに反転する。
信号Ｃが反転して高レベルになるとMOSトラン
ジスタ２７がオンする。このとき入力信号Ｄも高
レベルになつているのでMOSトランジスタ２６
もオンし、信号Ａは低レベルに反転する。信号Ａ
が反転して低レベルになるとMOSトランジスタ
３１がオフする。このとき高レベルとなつている
信号Ｃが入力するMOSトランジスタ２９もオフ
し、信号Ｂは上記したようにいままでの低レベル
状態に保持されることになる。 t4のタイミングでφが高レベルに反転すると
MOSトランジスタ３５がオンし、信号Ｃは低レ
ベルに反転する。信号Ｃが反転して低レベルにな
るとMOSトランジスタ２９がオンする。このと
き信号Ａがまだ低レベルになつているとすれば
MOSトランジスタ３０もオンするため、信号Ｂ
は高レベルに反転する。また信号Ｂが反転して高
レベルになるとMOSトランジスタ２８がオンす
る。このとき高レベルとなつている入力信号Ｄが
入力するMOSトランジスタ２６もオンするた
め、信号Ａは上記したようにいままでの低レベル
になる。 t5のタイミングでφが低レベルに反転するとと
もに入力信号Ｄが低レベルに反転する。φが反転
して低レベルになるとMOSトランジスタ３５が
オフする。このとき信号Ｂが高レベル状態に保持
されているとすればMOSトランジスタ３４もオ
フし、信号Ｃはいままでの低レベル状態に保持さ
れる。さらにφが低レベルになるとMOSトラン
ジスタ２４がオンし、このとき低レベルとなつて
いる入力信号Ｄが入力するMOSトランジスタ２
５もオンするため、信号Ａは高レベルに反転す
る。信号Ａが反転して高レベルになるとMOSト
ランジスタ３０がオフする。このとき低レベルと
なつているφが入力するMOSトランジスタ３２
もオフするため、信号Ｂは高レベル状態のまま保
持されることになる。 t6のタイミングでφが高レベルに反転すると
MOSトランジスタ３５がオンし、信号Ｃは低レ
ベルになる。このとき低レベルとなつている入力
信号Ｄが入力するMOSトランジスタ２６がオフ
し、さらに高レベルとなつたφが入力するMOS
トランジスタ２４もオフするため、信号Ａはいま
までの高レベル状態に保持される。信号Ａが高レ
ベル状態に保持されているとMOSトランジスタ
３１がオンする。このとき高レベルとなつたφが
入力するMOSトランジスタ３２もオンするた
め、信号Ｂは低レベルに反転する。 このように入力信号Ｄがφの立下りに同期して
変化する場合には、信号Ｂすなわち出力信号は入
力信号Ｄに対してφの半ビツト遅延信号となる。 またφが高レベルに反転するt7のタイミングに
入力信号Ｄが高レベルに反転する。このタイミン
グにおいてφが反転して高レベルになるとMOS
トランジスタ３５がオンし、信号Ｃは低レベルに
反転する。信号Ｃが反転して低レベルになると
MOSトランジスタ２７がオフする。このとき高
レベルとなつているφが入力するMOSトランジ
スタ２４もオフする。さらにこのとき信号Ｂが低
レベルになつているとすればMOSトランジスタ
２８もオフするため、信号Ａは以前の高レベル状
態に保持される。信号Ａが高レベル状態に保持さ
れていればMOSトランジスタ３１がオンする。
このとき高レベルとなつているφが入力する
MOSトランジスタ３２もオンし、信号Ｂは低レ
ベルになる。 次にt8のタイミングでφが低レベルに反転する
とMOSトランジスタ３３がオンする。このとき
信号Ｂが低レベル状態に保持されているとすれば
MOSトランジスタ３４もオンし、信号Ｃは高レ
ベルに反転する。信号Ｃが反転して高レベルにな
るとMOSトランジスタ２７がオンする。このと
き高レベルとなつている入力信号Ｄが入力する
MOSトランジスタ２６もオンするため、信号Ａ
は低レベルに反転する。信号Ａが反転して低レベ
ルになるとMOSトランジスタ３１がオフする。
このとき高レベルとなつている信号Ｃが入力する
MOSトランジスタ２９もオフし、信号Ｂはいま
までの低レベル状態に保持されることになる。 t9のタイミングでφが再び高レベルに反転する
とMOSトランジスタ３５がオンし、信号Ｃは低
レベルに反転する。信号Ｃが反転して低レベルに
なるとMOSトランジスタ２９がオンする。この
とき信号Ａが低レベルになつていればMOSトラ
ンジスタ３０もオンし、信号Ｂは高レベルに反転
する。信号Ｂが反転して高レベルになるとMOS
トランジスタ２８がオンする。このときまだ高レ
ベルとなつている入力信号Ｄが入力するMOSト
ランジスタ２６もオンするため、信号Ａは低レベ
ルのままとなる。 t10のタイミングでφが低レベルに反転すると
いままでオンしていたMOSトランジスタ３５は
オフし、いままでオフしていたMOSトランジス
タ３３はオンするが、信号Ｂが高レベルのままで
あるとすればMOSトランジスタ３４はオフし、
信号Ｃは低レベル状態に保持される。信号Ｃが低
レベル状態のまま保持されていればMOSトラン
ジスタ２９がオンする。このとき信号Ａが低レベ
ルのままであるとすればMOSトランジスタ３０
もオンし、信号Ｂは高レベルとなる。信号Ｂが高
レベルであればMOSトランジスタ２８がオンす
る。このとき入力信号Ｄはまだ高レベルとなつて
いるのでMOSトランジスタ２６もオンし、信号
Ａは低レベルとなる。したがつてt10のタイミン
グでは各信号のレベル変化は起こらない。 次にt11のタイミングでφが高レベルに反転す
るとともに、入力信号Ｄが低レベルに反転する。
φが反転して高レベルになるとMOSトランジス
タ３５がオンして、信号Ｃは低レベルになる。信
号Ｃが低レベルなのでMOSトランジスタ２９は
オンしたままである。このとき信号Ａが低レベル
状態に保持されているとすればMOSトランジス
タ３０もオンしたままとなり、信号Ｂも高レベル
のままとなる。したがつてMOSトランジスタ２
８もオンしたままとなるが、入力信号Ｄは低レベ
ルに反転しているので、いままでオンしていた
MOSトランジスタ２６はオフし、逆にいままで
オフしていたMOSトランジスタ２５がオンする
が、高レベルとなつているφが入力するMOSト
ランジスタ２４がオフするため、信号Ａはいまま
での低レベル状態に保持される。 t12のタイミングでφが低レベルに反転すると
MOSトランジスタ２４がオンする。このとき入
力信号Ｄは低レベルとなつているのでMOSトラ
ンジスタ２５もオンし、信号Ａは高レベルに反転
する。信号Ａが反転して高レベルになるとMOS
トランジスタ３０がオフする。このとき低レベル
になつているφが入力するMOSトランジスタ３
２もオフするため、信号Ｂはいままでの高レベル
状態に保持される。信号Ｂが高レベル状態に保持
されていればMOSトランジスタ３４がオフす
る。このとき低レベルとなつているφが入力する
MOSトランジスタ３５もオフするため、信号Ｃ
はいままでの低レベル状態に保持される。 t13のタイミングでφが高レベルに反転すると
MOSトランジスタ３５がオンし、信号Ｃは低レ
ベルとなる。またφが高レベルになるとMOSト
ランジスタ２４がオフし、さらにこのとき低レベ
ルとなつている入力信号Ｄが入力するMOSトラ
ンジスタ２６もオフするため、信号Ａはいままで
の高レベル状態に保持される。信号Ａが高レベル
状態に保持されていればMOSトランジスタ３１
がオンする。このとき高レベルとなつているφが
入力するMOSトランジスタ３２もオンするた
め、信号Ｂは低レベルに反転する。 このように入力信号Ｄがφの立上りに同期して
変化する場合には、信号Ｂすなわち出力信号は入
力信号Ｄに対してφの１ビツト遅延信号となる。
したがつて上記実施例回路は従来回路と同様にＤ
フリツプフロツプ回路として動作することにな
る。さらに１相のパルス信号φを用いているた
め、従来回路のようにφととの間の位相差を考
慮する必要がなく、極めて高い周波数まで誤動作
を起こすことなく安定に動作させることができる
という効果を有するものである。 ところで上記第３図に示す第１の実施例回路に
おいて、入力信号Ｄが高レベルとなつている期間
がφの１ビツト分である場合には、単位体２１に
おいてＮチヤネルMOSトランジスタ２７と並列
接続されそのゲートに信号Ｂが供給されるＮチヤ
ネルMOSトランジスタ２８を省略することがで
きる。また第５図は上記MOSトランジスタ２８
を省略した場合の動作を示すタイミングチヤート
である。 第６図はこの発明の第２の実施例の回路構成図
である。この第２の実施例回路では上記第３図に
示す第１の実施例回路にリセツト機能を追加した
ものである。このリセツト機能を持たせるために
単位体２１の出力端とＶDDとの間にＰチヤネル
MOSトランジスタ３６を並列挿入するとともに
この出力端とＮチヤネルMOSトランジスタ２６
との間にＮチヤネルMOSトランジスタ３７を直
列挿入し、ＰチヤネルMOSトランジスタ２９と
ＶDDとの間にＰチヤネルMOSトランジスタ３８
を直列挿入し、単位体２２の出力端とGNDとの
間にＮチヤネルMOSトランジスタ３９を並列挿
入し、上記MOSトランジスタ３８，３９の各ゲ
ートにリセツト時高レベルとなるリセツト信号
RESETを供給し、さらに上記MOSトランジスタ
３６，３７の各ゲートにインバータ４０によるリ
セツト信号の反転信号を供給するようにしたもの
である。 このような構成においてリセツト信号RESET
が低レベルのとき、すなわちリセツトがかけられ
ないときにはMOSトランジスタ３７，３８がオ
ンし、MOSトランジスタ３６，３９がオフする
ため、この回路は通常動作することになる。また
リセツト信号RESETが高レベルになつてリセツ
トがかけられるとMOSトランジスタ３６，３９
がオンして、信号Ｂは低レベルに、信号Ａは高レ
ベルにそれぞれ強制的に設定される。 第７図はこの発明の第３の実施例の回路構成図
である。この第３の実施例回路では上記第３図に
示す第１の実施例回路にセツト機能を追加したも
のである。このセツト機能を持たせるために単位
体２１の出力端とＰチヤネルMOSトランジスタ
２５との間にＰチヤネルMOSトランジスタ４１
を直列挿入するとともにこの出力端とGNDとの
間にＮチヤネルMOSトランジスタ４２を並列挿
入し、単位体２２の出力端とＶDDとの間にＰチヤ
ネルMOSトランジスタ４３を並列挿入し、Ｎチ
ヤネルMOSトランジスタ３２とGNDとの間にＮ
チヤネルMOSトランジスタ４４を直列挿入し、
上記MOSトランジスタ４１，４２の各ゲートに
セツト時高レベルとなるセツト信号SETを供給
し、上記MOSトランジスタ４３，４４の各ゲー
トにインバータ４５によるセツト信号の反転信号
を供給するようにしたものである。 このような構成においてセツト信号SETが低
レベルのとき、すなわちセツトがかけられないと
きにはMOSトランジスタ４１，４４がオンし、
MOSトランジスタ４２，４３がオフするため、
この回路は通常動作することになる。またセツト
信号SETが高レベルになつてセツトがかけられ
るとMOSトランジスタ４２，４３がオンして、
信号Ｂは高レベルに、信号Ａは低レベルにそれぞ
れ強制的に設定される。 第８図はこの発明の第４の実施例の回路構成図
である。この第４の実施例回路では上記第６図お
よび第７図に示す回路を組み合わせて、上記第３
図に示す第１の実施例回路にリセツト機能および
セツト機能を追加したものであり、セツト信号
SETおよびリセツト信号RESETがともに高レベ
ルとなつた場合にはMOSトランジスタ３６，３
９がオンし、信号Ｂは低レベルに、信号Ａは高レ
ベルにそれぞれ強制的に設定される。したがつて
この場合にはリセツト優先となる。 第９図はこの発明の第５の実施例の回路構成図
である。この第５の実施例回路は上記第３図に示
す第１の実施例回路にリセツト機能およびセツト
機能を追加した他の例を示すものである。このリ
セツト機能およびセツト機能を持たせるためにＰ
チヤネルMOSトランジスタ２４とＶDDとの間に
ＰチヤネルMOSトランジスタ４６を直列挿入
し、このＰチヤネルMOSトランジスタ４６と単
位体２１の出力端との間にＰチヤネルMOSトラ
ンジスタ４７を挿入するとともにこの出力端とＮ
チヤネルMOSトランジスタ２６との間にＮチヤ
ネルMOSトランジスタ４８を直列挿入し、さら
に単位体２１の出力端とGNDとの間にＮチヤネ
ルMOSトランジスタ４９を並列挿入し、Ｐチヤ
ネルMOSトランジスタ２９とＶDDとの間にＰチ
ヤネルMOSトランジスタ５０を直列挿入し、単
位体２２の出力端とＶDDとの間にＰチヤネル
MOSトランジスタ５１を並列挿入し、Ｎチヤネ
ルMOSトランジスタ３２とGNDとの間にＮチヤ
ネルMOSトランジスタ５２を直列挿入するとと
もにこのＮチヤネルMOSトランジスタ５２と単
位体２２の出力端との間にＮチヤネルMOSトラ
ンジスタ５３を挿入し、上記MOSトランジスタ
４６，４９の各ゲートにセツト信号SETを供給
し、上記MOSトランジスタ５１，５２の各ゲー
トにインバータ５４によるセツト信号の反転信号
を供給し、上記MOSトランジスタ５０，５３の
各ゲートにリセツト信号RESETを供給し、上記
MOSトランジスタ４７，４８の各ゲートにイン
バータ５５によるリセツト信号の反転信号を供給
するようにしたものである。この実施例回路にお
いてセツト信号SETおよびリセツト信号RESET
がともに高レベルとなつた場合にはMOSトラン
ジスタ４９，５１がオンし、信号Ｂは高レベル
に、信号Ａは低レベルにそれぞれ強制的に設定さ
れる。したがつてこの場合にはセツト優先とな
る。 第１０図はこの発明の第６の実施例の回路構成
図である。この第６の実施例回路は上記第３図に
示す第１の実施例回路の各MOSトランジスタの
チヤネル型をそれぞれ反対型のチヤネル型に置き
替えたものであり、これに伴なつて電源の接続関
係も逆にしたものである。なお第１０図において
上記第３図と対応する箇所にはその符号の先頭に
数字の１を付してある。また第１１図は上記第１
０図に示す実施例回路の動作を示すタイミングチ
ヤートである。このタイミングチヤートから明ら
かなように、入力信号Ｄがφの立下りに同期して
変化する場合には、信号Ｂは入力信号Ｄに対して
φの１ビツト遅延信号となり、逆にφの立上りに
同期して変化する場合にはφの半ビツト遅延信号
となつている。 ところで上記第１０図に示す第６の実施例回路
において、入力信号Ｄが低レベルとなつている期
間がφの１ビツト分である場合には、単位体１２
１においてＰチヤネルMOSトランジスタ１２８
を省略することができる。第１２図は上記MOS
トランジスタ１２８を省略した場合の動作を示す
タイミングチヤートである。 第１３図はこの発明の第７の実施例の回路構成
図である。この第７の実施例回路では上記第１０
図に示す第６の実施例回路にリセツト機能を追加
したものである。このリセツト機能を持たせるた
めに単位体１２１の出力端とＶDDとの間にＰチヤ
ネルMOSトランジスタ１３６を並列挿入すると
ともにこの出力端とＮチヤネルMOSトランジス
タ１２５との間にＮチヤネルMOSトランジスタ
１３７を直列挿入し、ＰチヤネルMOSトランジ
スタ１３２とＶDDとの間にＰチヤネルMOSトラ
ンジスタ１３８を直列挿入し、単位体１２２の出
力端とGNDとの間にＮチヤネルMOSトランジス
タ１３９を並列挿入し、上記MOSトランジスタ
１３８，１３９の各ゲートにリセツト時高レベル
となるリセツト信号RESETを供給し、さらに上
記MOSトランジスタ１３６，１３７の各ゲート
にインバータ１４０によるリセツト信号の反転信
号を供給するようにしたものである。 このような構成においてリセツト信号RESET
が低レベルのとき、すなわちリセツトがかけられ
ないときにはMOSトランジスタ１３７，１３８
がオンし、MOSトランジスタ１３６，１３９が
オフするため、この回路は通常動作することにな
る。またリセツト信号RESETが高レベルになつ
てリセツトがかけられるとMOSトランジスタ１
３６，１３９がオンして、信号Ｂは低レベルに、
信号Ａは高レベルにそれぞれ強制的に設定され
る。 第１４図はこの発明の第８の実施例の回路構成
図である。この第８の実施例回路では上記第１０
図に示す第６の実施例回路にセツト機能を追加し
たものである。このセツト機能を持たせるために
単位体１２１の出力端とＰチヤネルMOSトラン
ジスタ１２６との間にＰチヤネルMOSトランジ
スタ１４１を直列挿入するとともにこの出力端と
GNDとの間にＮチヤネルMOSトランジスタ１４
２を並列挿入し、単位体１２２の出力端とＶDDと
の間にＰチヤネルMOSトランジスタ１４３を並
列挿入し、ＮチヤネルMOSトランジスタ１２９
とGNDとの間にＮチヤネルMOSトランジスタ１
４４を直列挿入し、上記MOSトランジスタ１４
１，１４２の各ゲートにセツト時高レベルとなる
セツト信号SETを供給し、上記MOSトランジス
タ１４３，１４４の各ゲートにインバータ１４５
によるセツト信号の反転信号を供給するようにし
たものである。 このような構成においてセツト信号SETが低
レベルのとき、すなわちセツトがかけられないと
きにはMOSトランジスタ１４１，１４４がオン
し、MOSトランジスタ１４２，１４３がオフす
るため、この回路は通常動作することになる。ま
たセツト信号SETが高レベルになつてセツトが
かけられるとMOSトランジスタ１４２，１４３
がオンして、信号Ｂは高レベルに、信号Ａは低レ
ベルにそれぞれ強制的に設定される。 第１５図はこの発明の第９の実施例の回路構成
図である。この第９の実施例回路では上記第１３
図および第１４図に示す回路を組み合わせて、上
記第１０図に示す第６の実施例回路にリセツト機
能およびセツト機能を追加したものであり、セツ
ト信号SETおよびリセツト信号RESETがともに
高レベルとなつた場合にはMOSトランジスタ１
３６，１３９がオンし、信号Ｂは低レベルに、信
号Ａは高レベルにそれぞれ強制的に設定される。
したがつてこの場合にはリセツト優先となる。 第１６図はこの発明の第10の実施例の回路構成
図である。この第10の実施例回路は上記第１０図
に示す第６の実施例回路にリセツト機能およびセ
ツト機能を追加した他の例を示すものである。こ
のリセツト機能およびセツト機能を持たせるため
に単位体１２１の出力端とＰチヤネルMOSトラ
ンジスタ１２６との間にＰチヤネルMOSトラン
ジスタ１４６を直列挿入し、このＰチヤネル
MOSトランジスタ１４６とＶDDとの間にＰチヤ
ネルMOSトランジスタ１４７を並列挿入し、Ｎ
チヤネルMOSトランジスタ１２４とGNDとの間
にＮチヤネルMOSトランジスタ１４８を直列挿
入し、単位体１２１の出力端とGNDとの間にＮ
チヤネルMOSトランジスタ１４９を並列挿入
し、ＰチヤネルMOSトランジスタ１３２とＶDD
との間にＰチヤネルMOSトランジスタ１５０を
直列挿入し、単位体１２２の出力端とＶDDとの間
にＰチヤネルMOSトランジスタ１５１を並列挿
入し、ＮチヤネルMOSトランジスタ１２９と
GNDとの間にＮチヤネルMOSトランジスタ１５
２を直列挿入し、このＮチヤネルMOSトランジ
スタ１５２と単位体１２２の出力端との間にＮチ
ヤネルMOSトランジスタ１５３を並列挿入し、
上記MOSトランジスタ１４６，１４９の各ゲー
トにセツト信号SETを供給し、上記MOSトラン
ジスタ１５１，１５２の各ゲートにインバータ１
５４によるセツト信号の反転信号を供給し、上記
MOSトランジスタ１５０，１５３の各ゲートに
リセツト信号RESETを供給し、上記MOSトラン
ジスタ１４７，１４８の各ゲートにインバータ１
５５によるリセツト信号の反転信号を供給するよ
うにしたものである。この実施例回路においてセ
ツト信号SETおよびリセツト信号RESETがとも
に高レベルとなつた場合にはMOSトランジスタ
１４９，１５１がオンし、信号Ｂは高レベルに、
信号Ａは低レベルにそれぞれ強制的に設定され
る。したがつてこの場合にはセツト優先となる。 以上説明したようにこの発明によれば、１相パ
ルス信号によつて動作させるようにしたので、極
めて高い周波数まで誤動作を起こすことなく安定
に動作させることができるダイナミツク型Ｄフリ
ツプフロツプ回路を提供することができる。
イナミツク型Ｄフリツプフロツプ回路に関する。 第１図はφ，の２相パルス信号によつて動作
する。従来の２相式ダイナミツク型Ｄフリツプフ
ロツプ回路の構成図であり、第２図はその動作を
示すタイミングチヤートである。図において２つ
のＰチヤネルMOSトランジスタ１，２および２
つのＮチヤネルMOSトランジスタ３，４はクロ
ツクドインバータ５を構成し、さらに２つのＰチ
ヤネルMOSトランジスタ６，７および２つのＮ
チヤネルMOSトランジスタ８，９はクロツクド
インバータ１０を構成している。そして上記１方
のクロツクドインバータ５には入力信号INが供
給され、さらにこのクロツクドインバータ５の出
力信号Ａは他方のクロツクドインバータ１０に供
給される。また図においてＰチヤネルMOSトラ
ンジスタ１１とＮチヤネルMOSトランジスタ１
２は入力クロツク信号CLOCKからパルス信号
を得るためのインバータ１３を構成していて、こ
のパルス信号は上記MOSトランジスタ４，６
それぞれのゲートに供給される。さらにＰチヤネ
ルMOSトランジスタ１４とＮチヤネルMOSトラ
ンジスタ１５は上記パルス信号と180゜位相が
ずれたパルス信号φを得るためのインバータ１６
を構成していて、このパルス信号φは上記MOS
トランジスタ１，９それぞれのゲートに供給され
る。 このように構成された従来のダイナミツク型Ｄ
フリツプフロツプ回路において、が低レベル
（接地レベル）から高レベル（ＶDDレベル）に、
φが高レベルから低レベルにそれぞれ反転するt1
のタイミングに入力信号INが低レベルから高レ
ベルに反転すると、この後あるいはφの半ビツ
ト分遅れたt2のタイミングに出力信号OUTが低
レベルから高レベルに反転し、さらにが低レベ
ルから高レベルに、φが高レベルから低レベルに
それぞれ反転するt3のタイミングに入力信号INが
高レベルから低レベルに反転すると、この後あ
るいはφの半ビツト分遅れたt3のタイミングに出
力信号OUTが高レベルから低レベルに反転す
る。このように入力信号INがの立上りおよび
φの立下りに同期して変化する場合には、出力信
号OUTは入力信号INに対してあるいはφの半
ビツト遅延信号となる。 またが高レベルから低レベルに、φが低レベ
ルから高レベルにそれぞれ反転するt4のタイミン
グに入力信号INが低レベルから高レベルに反転
すると、この後あるいはφの１ビツト分遅れた
t5のタイミングに出力信号OUTが低レベルから
高レベルに反転し、さらにが高レベルから低レ
ベルに、φが低レベルから高レベルにそれぞれ反
転するt6のタイミングに入力信号INが高レベルか
ら低レベルに反転すると、この後あるいはφの
１ビツト分遅れたt7のタイミングに出力信号
OUTが高レベルから低レベルに反転する。この
ように入力信号INがの立下りおよびφの立上
りに同期して変化する場合には、出力信号OUT
は入力信号INに対してあるいはφの１ビツト
遅延信号となる。 したがつて上記回路はＤフリツプフロツプ回路
として動作することになる。ところで上記回路で
はパルス信号としてφとの２つを必要とし、し
かもこのφとは位相が180゜ずれたものでなけ
ればならない。 しかしながらφとを得るインバータの段数が
異なるため、インバータの遅延時間によつてφと
の位相を正確に180゜ずらすことが困難にな
り、これにより回路が誤動作を起こしたり不安定
動作をすることになる。そしてこの現象は入力ク
ロツク信号CLOCKの周波数が高くなるのに伴な
つて著しいものとなる。これはたとえば第２図中
破線で示すようにに対してφが遅れると、t6の
タイミングにおいてとφがともに低レベルとな
る状態が発生し、MOSトランジスタ１，２がと
もにオンして信号Ａは高レベルとなる。この後φ
が遅れて高レベルに反転するとMOSトランジス
タ８，９がともにオンして出力信号OUTは低レ
ベルとなり、誤動作することになる。 この発明は上記のような事情を考慮してなされ
たもので、その目的は、高い周波数で動作させた
場合でも誤動作を起こすことがなく、常に安定に
動作させることができるダイナミツク型Ｄフリツ
プフロツプ回路を提供することにある。 以下、図面を参照してこの発明の実施例を説明
する。第３図はこの発明に係るダイナミツク型Ｄ
フリツプフロツプ回路の第１の実施例による回路
構成図であり、この回路は第１、第２、第３の各
単位体２１，２２，２３から構成される。上記第
１の単位体２１では、正の電位ＶDD供給点と基準
電位GND供給点との間に２つのＰチヤネルMOS
トランジスタ２４，２５および２つのＮチヤネル
MOSトランジスタ２６，２７をこの順に直列挿
入するとともに、ＮチヤネルMOSトランジスタ
２７にＮチヤネルMOSトランジスタ２８を並列
接続し、ＰチヤネルMOSトランジスタ２５とＮ
チヤネルMOSトランジスタ２６との直列接続点
を出力端としている。また上記第２の単位体２２
では、ＶDDとGNDとの間に２つＰチヤネルMOS
トランジスタ２９，３０および２つのＮチヤネル
MOSトランジスタ３１，３２をこの順に直列挿
入し、ＰチヤネルMOSトランジスタ３０とＮチ
ヤネルMOSトランジスタ３１との直列接続点を
出力端としている。さらに上記第３の単位体２３
では、ＶDDとGNDとの間に２つのＰチヤネル
MOSトランジスタ３３，３４および１つのＮチ
ヤネルMOSトランジスタ３５をこの順に直列挿
入し、ＰチヤネルMOSトランジスタ３４とＮチ
ヤネルMOSトランジスタ３５との直列接続点を
出力端としている。そして入力信号Ｄが上記Ｐチ
ヤネルMOSトランジスタ２５および上記Ｎチヤ
ネルMOSトランジスタ２６の各ゲートに供給さ
れる。また上記第１の単位体２１の出力端の信号
Ａが上記ＰチヤネルMOSトランジスタ３０およ
び上記ＮチヤネルMOSトランジスタ３１の各ゲ
ートに供給される。さらに上記第２の単位体２２
の出力端の信号Ｂが上記ＰチヤネルMOSトラン
ジスタ３４および上記ＮチヤネルMOSトランジ
スタ２８の各ゲートに供給されるとともに外部に
出力される。またさらに上記第３の単位体２３の
出力端の信号Ｃが上記ＮチヤネルMOSトランジ
スタ２７およびＰチヤネルMOSトランジスタ２
９の各ゲートに供給される。また１相のパルス信
号φが上記ＰチヤネルMOSトランジスタ２４、
ＮチヤネルMOSトランジスタ３２、Ｐチヤネル
MOSトランジスタ３３およびＮチヤネルMOSト
ランジスタ３５の各ゲートに供給される。 次に上記のように構成された回路の動作を第４
図に示すタイミングチヤートを用いて説明する。
先ずφが低レベル（GNDレベル）で入力信号Ｄ
が低レベルとなつているt1のタイミングのとき、
MOSトランジスタ２４，２５がともにオンし、
信号Ａは高レベル（ＶDDレベル）となる。 t2のタイミングでφが高レベルに反転すると
MOSトランジスタ３５がオンし、信号Ｃは低レ
ベルとなる。このとき高レベルとなつているφが
入力するMOSトランジスタ２４はオフし、さら
にまだ低レベルとなつている入力信号Ｄが入力す
るMOSトランジスタ２６もオフするため、単位
体２１の出力端はＶDDとGND両方から遮断さ
れ、信号Ａはいままでの高レベル状態に保持され
る。信号Ａが高レベル状態に保持されるとMOS
トランジスタ３１がオンし、このとき高レベルと
なつているφが入力するMOSトランジスタ３２
もオンするため、信号Ｂすなわち出力信号は低レ
ベルとなる。 t3のタイミングでφが再び低レベルに反転する
とともに入力信号Ｄが高レベルに反転する。φが
反転して低レベルになるとMOSトランジスタ３
３はオンする。このとき信号Ｂが低レベル状態に
保持されているとすればMOSトランジスタ３４
もオンするため、信号Ｃは高レベルに反転する。
信号Ｃが反転して高レベルになるとMOSトラン
ジスタ２７がオンする。このとき入力信号Ｄも高
レベルになつているのでMOSトランジスタ２６
もオンし、信号Ａは低レベルに反転する。信号Ａ
が反転して低レベルになるとMOSトランジスタ
３１がオフする。このとき高レベルとなつている
信号Ｃが入力するMOSトランジスタ２９もオフ
し、信号Ｂは上記したようにいままでの低レベル
状態に保持されることになる。 t4のタイミングでφが高レベルに反転すると
MOSトランジスタ３５がオンし、信号Ｃは低レ
ベルに反転する。信号Ｃが反転して低レベルにな
るとMOSトランジスタ２９がオンする。このと
き信号Ａがまだ低レベルになつているとすれば
MOSトランジスタ３０もオンするため、信号Ｂ
は高レベルに反転する。また信号Ｂが反転して高
レベルになるとMOSトランジスタ２８がオンす
る。このとき高レベルとなつている入力信号Ｄが
入力するMOSトランジスタ２６もオンするた
め、信号Ａは上記したようにいままでの低レベル
になる。 t5のタイミングでφが低レベルに反転するとと
もに入力信号Ｄが低レベルに反転する。φが反転
して低レベルになるとMOSトランジスタ３５が
オフする。このとき信号Ｂが高レベル状態に保持
されているとすればMOSトランジスタ３４もオ
フし、信号Ｃはいままでの低レベル状態に保持さ
れる。さらにφが低レベルになるとMOSトラン
ジスタ２４がオンし、このとき低レベルとなつて
いる入力信号Ｄが入力するMOSトランジスタ２
５もオンするため、信号Ａは高レベルに反転す
る。信号Ａが反転して高レベルになるとMOSト
ランジスタ３０がオフする。このとき低レベルと
なつているφが入力するMOSトランジスタ３２
もオフするため、信号Ｂは高レベル状態のまま保
持されることになる。 t6のタイミングでφが高レベルに反転すると
MOSトランジスタ３５がオンし、信号Ｃは低レ
ベルになる。このとき低レベルとなつている入力
信号Ｄが入力するMOSトランジスタ２６がオフ
し、さらに高レベルとなつたφが入力するMOS
トランジスタ２４もオフするため、信号Ａはいま
までの高レベル状態に保持される。信号Ａが高レ
ベル状態に保持されているとMOSトランジスタ
３１がオンする。このとき高レベルとなつたφが
入力するMOSトランジスタ３２もオンするた
め、信号Ｂは低レベルに反転する。 このように入力信号Ｄがφの立下りに同期して
変化する場合には、信号Ｂすなわち出力信号は入
力信号Ｄに対してφの半ビツト遅延信号となる。 またφが高レベルに反転するt7のタイミングに
入力信号Ｄが高レベルに反転する。このタイミン
グにおいてφが反転して高レベルになるとMOS
トランジスタ３５がオンし、信号Ｃは低レベルに
反転する。信号Ｃが反転して低レベルになると
MOSトランジスタ２７がオフする。このとき高
レベルとなつているφが入力するMOSトランジ
スタ２４もオフする。さらにこのとき信号Ｂが低
レベルになつているとすればMOSトランジスタ
２８もオフするため、信号Ａは以前の高レベル状
態に保持される。信号Ａが高レベル状態に保持さ
れていればMOSトランジスタ３１がオンする。
このとき高レベルとなつているφが入力する
MOSトランジスタ３２もオンし、信号Ｂは低レ
ベルになる。 次にt8のタイミングでφが低レベルに反転する
とMOSトランジスタ３３がオンする。このとき
信号Ｂが低レベル状態に保持されているとすれば
MOSトランジスタ３４もオンし、信号Ｃは高レ
ベルに反転する。信号Ｃが反転して高レベルにな
るとMOSトランジスタ２７がオンする。このと
き高レベルとなつている入力信号Ｄが入力する
MOSトランジスタ２６もオンするため、信号Ａ
は低レベルに反転する。信号Ａが反転して低レベ
ルになるとMOSトランジスタ３１がオフする。
このとき高レベルとなつている信号Ｃが入力する
MOSトランジスタ２９もオフし、信号Ｂはいま
までの低レベル状態に保持されることになる。 t9のタイミングでφが再び高レベルに反転する
とMOSトランジスタ３５がオンし、信号Ｃは低
レベルに反転する。信号Ｃが反転して低レベルに
なるとMOSトランジスタ２９がオンする。この
とき信号Ａが低レベルになつていればMOSトラ
ンジスタ３０もオンし、信号Ｂは高レベルに反転
する。信号Ｂが反転して高レベルになるとMOS
トランジスタ２８がオンする。このときまだ高レ
ベルとなつている入力信号Ｄが入力するMOSト
ランジスタ２６もオンするため、信号Ａは低レベ
ルのままとなる。 t10のタイミングでφが低レベルに反転すると
いままでオンしていたMOSトランジスタ３５は
オフし、いままでオフしていたMOSトランジス
タ３３はオンするが、信号Ｂが高レベルのままで
あるとすればMOSトランジスタ３４はオフし、
信号Ｃは低レベル状態に保持される。信号Ｃが低
レベル状態のまま保持されていればMOSトラン
ジスタ２９がオンする。このとき信号Ａが低レベ
ルのままであるとすればMOSトランジスタ３０
もオンし、信号Ｂは高レベルとなる。信号Ｂが高
レベルであればMOSトランジスタ２８がオンす
る。このとき入力信号Ｄはまだ高レベルとなつて
いるのでMOSトランジスタ２６もオンし、信号
Ａは低レベルとなる。したがつてt10のタイミン
グでは各信号のレベル変化は起こらない。 次にt11のタイミングでφが高レベルに反転す
るとともに、入力信号Ｄが低レベルに反転する。
φが反転して高レベルになるとMOSトランジス
タ３５がオンして、信号Ｃは低レベルになる。信
号Ｃが低レベルなのでMOSトランジスタ２９は
オンしたままである。このとき信号Ａが低レベル
状態に保持されているとすればMOSトランジス
タ３０もオンしたままとなり、信号Ｂも高レベル
のままとなる。したがつてMOSトランジスタ２
８もオンしたままとなるが、入力信号Ｄは低レベ
ルに反転しているので、いままでオンしていた
MOSトランジスタ２６はオフし、逆にいままで
オフしていたMOSトランジスタ２５がオンする
が、高レベルとなつているφが入力するMOSト
ランジスタ２４がオフするため、信号Ａはいまま
での低レベル状態に保持される。 t12のタイミングでφが低レベルに反転すると
MOSトランジスタ２４がオンする。このとき入
力信号Ｄは低レベルとなつているのでMOSトラ
ンジスタ２５もオンし、信号Ａは高レベルに反転
する。信号Ａが反転して高レベルになるとMOS
トランジスタ３０がオフする。このとき低レベル
になつているφが入力するMOSトランジスタ３
２もオフするため、信号Ｂはいままでの高レベル
状態に保持される。信号Ｂが高レベル状態に保持
されていればMOSトランジスタ３４がオフす
る。このとき低レベルとなつているφが入力する
MOSトランジスタ３５もオフするため、信号Ｃ
はいままでの低レベル状態に保持される。 t13のタイミングでφが高レベルに反転すると
MOSトランジスタ３５がオンし、信号Ｃは低レ
ベルとなる。またφが高レベルになるとMOSト
ランジスタ２４がオフし、さらにこのとき低レベ
ルとなつている入力信号Ｄが入力するMOSトラ
ンジスタ２６もオフするため、信号Ａはいままで
の高レベル状態に保持される。信号Ａが高レベル
状態に保持されていればMOSトランジスタ３１
がオンする。このとき高レベルとなつているφが
入力するMOSトランジスタ３２もオンするた
め、信号Ｂは低レベルに反転する。 このように入力信号Ｄがφの立上りに同期して
変化する場合には、信号Ｂすなわち出力信号は入
力信号Ｄに対してφの１ビツト遅延信号となる。
したがつて上記実施例回路は従来回路と同様にＤ
フリツプフロツプ回路として動作することにな
る。さらに１相のパルス信号φを用いているた
め、従来回路のようにφととの間の位相差を考
慮する必要がなく、極めて高い周波数まで誤動作
を起こすことなく安定に動作させることができる
という効果を有するものである。 ところで上記第３図に示す第１の実施例回路に
おいて、入力信号Ｄが高レベルとなつている期間
がφの１ビツト分である場合には、単位体２１に
おいてＮチヤネルMOSトランジスタ２７と並列
接続されそのゲートに信号Ｂが供給されるＮチヤ
ネルMOSトランジスタ２８を省略することがで
きる。また第５図は上記MOSトランジスタ２８
を省略した場合の動作を示すタイミングチヤート
である。 第６図はこの発明の第２の実施例の回路構成図
である。この第２の実施例回路では上記第３図に
示す第１の実施例回路にリセツト機能を追加した
ものである。このリセツト機能を持たせるために
単位体２１の出力端とＶDDとの間にＰチヤネル
MOSトランジスタ３６を並列挿入するとともに
この出力端とＮチヤネルMOSトランジスタ２６
との間にＮチヤネルMOSトランジスタ３７を直
列挿入し、ＰチヤネルMOSトランジスタ２９と
ＶDDとの間にＰチヤネルMOSトランジスタ３８
を直列挿入し、単位体２２の出力端とGNDとの
間にＮチヤネルMOSトランジスタ３９を並列挿
入し、上記MOSトランジスタ３８，３９の各ゲ
ートにリセツト時高レベルとなるリセツト信号
RESETを供給し、さらに上記MOSトランジスタ
３６，３７の各ゲートにインバータ４０によるリ
セツト信号の反転信号を供給するようにしたもの
である。 このような構成においてリセツト信号RESET
が低レベルのとき、すなわちリセツトがかけられ
ないときにはMOSトランジスタ３７，３８がオ
ンし、MOSトランジスタ３６，３９がオフする
ため、この回路は通常動作することになる。また
リセツト信号RESETが高レベルになつてリセツ
トがかけられるとMOSトランジスタ３６，３９
がオンして、信号Ｂは低レベルに、信号Ａは高レ
ベルにそれぞれ強制的に設定される。 第７図はこの発明の第３の実施例の回路構成図
である。この第３の実施例回路では上記第３図に
示す第１の実施例回路にセツト機能を追加したも
のである。このセツト機能を持たせるために単位
体２１の出力端とＰチヤネルMOSトランジスタ
２５との間にＰチヤネルMOSトランジスタ４１
を直列挿入するとともにこの出力端とGNDとの
間にＮチヤネルMOSトランジスタ４２を並列挿
入し、単位体２２の出力端とＶDDとの間にＰチヤ
ネルMOSトランジスタ４３を並列挿入し、Ｎチ
ヤネルMOSトランジスタ３２とGNDとの間にＮ
チヤネルMOSトランジスタ４４を直列挿入し、
上記MOSトランジスタ４１，４２の各ゲートに
セツト時高レベルとなるセツト信号SETを供給
し、上記MOSトランジスタ４３，４４の各ゲー
トにインバータ４５によるセツト信号の反転信号
を供給するようにしたものである。 このような構成においてセツト信号SETが低
レベルのとき、すなわちセツトがかけられないと
きにはMOSトランジスタ４１，４４がオンし、
MOSトランジスタ４２，４３がオフするため、
この回路は通常動作することになる。またセツト
信号SETが高レベルになつてセツトがかけられ
るとMOSトランジスタ４２，４３がオンして、
信号Ｂは高レベルに、信号Ａは低レベルにそれぞ
れ強制的に設定される。 第８図はこの発明の第４の実施例の回路構成図
である。この第４の実施例回路では上記第６図お
よび第７図に示す回路を組み合わせて、上記第３
図に示す第１の実施例回路にリセツト機能および
セツト機能を追加したものであり、セツト信号
SETおよびリセツト信号RESETがともに高レベ
ルとなつた場合にはMOSトランジスタ３６，３
９がオンし、信号Ｂは低レベルに、信号Ａは高レ
ベルにそれぞれ強制的に設定される。したがつて
この場合にはリセツト優先となる。 第９図はこの発明の第５の実施例の回路構成図
である。この第５の実施例回路は上記第３図に示
す第１の実施例回路にリセツト機能およびセツト
機能を追加した他の例を示すものである。このリ
セツト機能およびセツト機能を持たせるためにＰ
チヤネルMOSトランジスタ２４とＶDDとの間に
ＰチヤネルMOSトランジスタ４６を直列挿入
し、このＰチヤネルMOSトランジスタ４６と単
位体２１の出力端との間にＰチヤネルMOSトラ
ンジスタ４７を挿入するとともにこの出力端とＮ
チヤネルMOSトランジスタ２６との間にＮチヤ
ネルMOSトランジスタ４８を直列挿入し、さら
に単位体２１の出力端とGNDとの間にＮチヤネ
ルMOSトランジスタ４９を並列挿入し、Ｐチヤ
ネルMOSトランジスタ２９とＶDDとの間にＰチ
ヤネルMOSトランジスタ５０を直列挿入し、単
位体２２の出力端とＶDDとの間にＰチヤネル
MOSトランジスタ５１を並列挿入し、Ｎチヤネ
ルMOSトランジスタ３２とGNDとの間にＮチヤ
ネルMOSトランジスタ５２を直列挿入するとと
もにこのＮチヤネルMOSトランジスタ５２と単
位体２２の出力端との間にＮチヤネルMOSトラ
ンジスタ５３を挿入し、上記MOSトランジスタ
４６，４９の各ゲートにセツト信号SETを供給
し、上記MOSトランジスタ５１，５２の各ゲー
トにインバータ５４によるセツト信号の反転信号
を供給し、上記MOSトランジスタ５０，５３の
各ゲートにリセツト信号RESETを供給し、上記
MOSトランジスタ４７，４８の各ゲートにイン
バータ５５によるリセツト信号の反転信号を供給
するようにしたものである。この実施例回路にお
いてセツト信号SETおよびリセツト信号RESET
がともに高レベルとなつた場合にはMOSトラン
ジスタ４９，５１がオンし、信号Ｂは高レベル
に、信号Ａは低レベルにそれぞれ強制的に設定さ
れる。したがつてこの場合にはセツト優先とな
る。 第１０図はこの発明の第６の実施例の回路構成
図である。この第６の実施例回路は上記第３図に
示す第１の実施例回路の各MOSトランジスタの
チヤネル型をそれぞれ反対型のチヤネル型に置き
替えたものであり、これに伴なつて電源の接続関
係も逆にしたものである。なお第１０図において
上記第３図と対応する箇所にはその符号の先頭に
数字の１を付してある。また第１１図は上記第１
０図に示す実施例回路の動作を示すタイミングチ
ヤートである。このタイミングチヤートから明ら
かなように、入力信号Ｄがφの立下りに同期して
変化する場合には、信号Ｂは入力信号Ｄに対して
φの１ビツト遅延信号となり、逆にφの立上りに
同期して変化する場合にはφの半ビツト遅延信号
となつている。 ところで上記第１０図に示す第６の実施例回路
において、入力信号Ｄが低レベルとなつている期
間がφの１ビツト分である場合には、単位体１２
１においてＰチヤネルMOSトランジスタ１２８
を省略することができる。第１２図は上記MOS
トランジスタ１２８を省略した場合の動作を示す
タイミングチヤートである。 第１３図はこの発明の第７の実施例の回路構成
図である。この第７の実施例回路では上記第１０
図に示す第６の実施例回路にリセツト機能を追加
したものである。このリセツト機能を持たせるた
めに単位体１２１の出力端とＶDDとの間にＰチヤ
ネルMOSトランジスタ１３６を並列挿入すると
ともにこの出力端とＮチヤネルMOSトランジス
タ１２５との間にＮチヤネルMOSトランジスタ
１３７を直列挿入し、ＰチヤネルMOSトランジ
スタ１３２とＶDDとの間にＰチヤネルMOSトラ
ンジスタ１３８を直列挿入し、単位体１２２の出
力端とGNDとの間にＮチヤネルMOSトランジス
タ１３９を並列挿入し、上記MOSトランジスタ
１３８，１３９の各ゲートにリセツト時高レベル
となるリセツト信号RESETを供給し、さらに上
記MOSトランジスタ１３６，１３７の各ゲート
にインバータ１４０によるリセツト信号の反転信
号を供給するようにしたものである。 このような構成においてリセツト信号RESET
が低レベルのとき、すなわちリセツトがかけられ
ないときにはMOSトランジスタ１３７，１３８
がオンし、MOSトランジスタ１３６，１３９が
オフするため、この回路は通常動作することにな
る。またリセツト信号RESETが高レベルになつ
てリセツトがかけられるとMOSトランジスタ１
３６，１３９がオンして、信号Ｂは低レベルに、
信号Ａは高レベルにそれぞれ強制的に設定され
る。 第１４図はこの発明の第８の実施例の回路構成
図である。この第８の実施例回路では上記第１０
図に示す第６の実施例回路にセツト機能を追加し
たものである。このセツト機能を持たせるために
単位体１２１の出力端とＰチヤネルMOSトラン
ジスタ１２６との間にＰチヤネルMOSトランジ
スタ１４１を直列挿入するとともにこの出力端と
GNDとの間にＮチヤネルMOSトランジスタ１４
２を並列挿入し、単位体１２２の出力端とＶDDと
の間にＰチヤネルMOSトランジスタ１４３を並
列挿入し、ＮチヤネルMOSトランジスタ１２９
とGNDとの間にＮチヤネルMOSトランジスタ１
４４を直列挿入し、上記MOSトランジスタ１４
１，１４２の各ゲートにセツト時高レベルとなる
セツト信号SETを供給し、上記MOSトランジス
タ１４３，１４４の各ゲートにインバータ１４５
によるセツト信号の反転信号を供給するようにし
たものである。 このような構成においてセツト信号SETが低
レベルのとき、すなわちセツトがかけられないと
きにはMOSトランジスタ１４１，１４４がオン
し、MOSトランジスタ１４２，１４３がオフす
るため、この回路は通常動作することになる。ま
たセツト信号SETが高レベルになつてセツトが
かけられるとMOSトランジスタ１４２，１４３
がオンして、信号Ｂは高レベルに、信号Ａは低レ
ベルにそれぞれ強制的に設定される。 第１５図はこの発明の第９の実施例の回路構成
図である。この第９の実施例回路では上記第１３
図および第１４図に示す回路を組み合わせて、上
記第１０図に示す第６の実施例回路にリセツト機
能およびセツト機能を追加したものであり、セツ
ト信号SETおよびリセツト信号RESETがともに
高レベルとなつた場合にはMOSトランジスタ１
３６，１３９がオンし、信号Ｂは低レベルに、信
号Ａは高レベルにそれぞれ強制的に設定される。
したがつてこの場合にはリセツト優先となる。 第１６図はこの発明の第10の実施例の回路構成
図である。この第10の実施例回路は上記第１０図
に示す第６の実施例回路にリセツト機能およびセ
ツト機能を追加した他の例を示すものである。こ
のリセツト機能およびセツト機能を持たせるため
に単位体１２１の出力端とＰチヤネルMOSトラ
ンジスタ１２６との間にＰチヤネルMOSトラン
ジスタ１４６を直列挿入し、このＰチヤネル
MOSトランジスタ１４６とＶDDとの間にＰチヤ
ネルMOSトランジスタ１４７を並列挿入し、Ｎ
チヤネルMOSトランジスタ１２４とGNDとの間
にＮチヤネルMOSトランジスタ１４８を直列挿
入し、単位体１２１の出力端とGNDとの間にＮ
チヤネルMOSトランジスタ１４９を並列挿入
し、ＰチヤネルMOSトランジスタ１３２とＶDD
との間にＰチヤネルMOSトランジスタ１５０を
直列挿入し、単位体１２２の出力端とＶDDとの間
にＰチヤネルMOSトランジスタ１５１を並列挿
入し、ＮチヤネルMOSトランジスタ１２９と
GNDとの間にＮチヤネルMOSトランジスタ１５
２を直列挿入し、このＮチヤネルMOSトランジ
スタ１５２と単位体１２２の出力端との間にＮチ
ヤネルMOSトランジスタ１５３を並列挿入し、
上記MOSトランジスタ１４６，１４９の各ゲー
トにセツト信号SETを供給し、上記MOSトラン
ジスタ１５１，１５２の各ゲートにインバータ１
５４によるセツト信号の反転信号を供給し、上記
MOSトランジスタ１５０，１５３の各ゲートに
リセツト信号RESETを供給し、上記MOSトラン
ジスタ１４７，１４８の各ゲートにインバータ１
５５によるリセツト信号の反転信号を供給するよ
うにしたものである。この実施例回路においてセ
ツト信号SETおよびリセツト信号RESETがとも
に高レベルとなつた場合にはMOSトランジスタ
１４９，１５１がオンし、信号Ｂは高レベルに、
信号Ａは低レベルにそれぞれ強制的に設定され
る。したがつてこの場合にはセツト優先となる。 以上説明したようにこの発明によれば、１相パ
ルス信号によつて動作させるようにしたので、極
めて高い周波数まで誤動作を起こすことなく安定
に動作させることができるダイナミツク型Ｄフリ
ツプフロツプ回路を提供することができる。
第１図は従来の２相式ダイナミツク型Ｄフリツ
プフロツプ回路の回路構成図、第２図はその動作
を示すタイミングチヤート、第３図はこの発明の
第１の実施例による回路構成図、第４図および第
５図はそれぞれ上記実施例回路の動作を示すタイ
ミングチヤート、第６図はこの発明の第２の実施
例の回路構成図、第７図はこの発明の第３の実施
例の回路構成図、第８図はこの発明の第４の実施
例の回路構成図、第９図はこの発明の第５の実施
例の回路構成図、第１０図はこの発明の第６の実
施例の回路構成図、第１１図および第１２図はそ
れぞれ上記第６の実施例回路の動作を示すタイミ
ングチヤート、第１３図はこの発明の第７の実施
例の回路構成図、第１４図はこの発明の第８の実
施例の回路構成図、第１５図はこの発明の第９の
実施例の回路構成図、第１６図はこの発明の第10
の実施例の回路構成図である。 ２１，２２，２３，１２１，１２２，１２３…
…単位体、４０，４５，５４，５５，１４０，１
４５，１５４，１５５……インバータ。
プフロツプ回路の回路構成図、第２図はその動作
を示すタイミングチヤート、第３図はこの発明の
第１の実施例による回路構成図、第４図および第
５図はそれぞれ上記実施例回路の動作を示すタイ
ミングチヤート、第６図はこの発明の第２の実施
例の回路構成図、第７図はこの発明の第３の実施
例の回路構成図、第８図はこの発明の第４の実施
例の回路構成図、第９図はこの発明の第５の実施
例の回路構成図、第１０図はこの発明の第６の実
施例の回路構成図、第１１図および第１２図はそ
れぞれ上記第６の実施例回路の動作を示すタイミ
ングチヤート、第１３図はこの発明の第７の実施
例の回路構成図、第１４図はこの発明の第８の実
施例の回路構成図、第１５図はこの発明の第９の
実施例の回路構成図、第１６図はこの発明の第10
の実施例の回路構成図である。 ２１，２２，２３，１２１，１２２，１２３…
…単位体、４０，４５，５４，５５，１４０，１
４５，１５４，１５５……インバータ。
Claims (1)
- １ 第１の電位供給端と第１の出力端との間に１
方チヤネルの第１、第２のIGFETを直列挿入す
るとともにこの第１の出力端と第２の電位供給端
との間に他方チヤネルの第３、第４のIGFETを
直列挿入して第１の単位体を構成し、第１の電位
供給端と第２の出力端との間に１方チヤネルの第
５、第６のIGFETを直列挿入するとともにこの
第２の出力端と第２の電位供給端との間に他方チ
ヤネルの第７、第８のIGFETを直列挿入して第
２の単位体を構成し、第１の電位供給端と第３の
出力端との間に１方チヤネルの第９、第10の
IGFETを直列挿入するとともにこの第３の出力
端と第２の電位供給端との間に他方チヤネルの第
11のIGFETを挿入して第３の単位体を構成し、
上記第２、第３のIGFETのゲートに入力信号を
供給し、上記第６、第７のIGFETのゲートに上
記第１の単位体の出力信号を供給し、上記第10の
IGFETのゲートに上記第２の単位体の出力信号
を供給し、上記第４、第５のIGFETのゲートに
上記第３の単位体の出力信号を供給し、上記第
１、第８、第９、第11のIGFETのゲートに１相
パルス信号を供給したことを特徴とするダイナミ
ツク型Ｄフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11262579A JPS5636219A (en) | 1979-09-03 | 1979-09-03 | Dynamic type d flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11262579A JPS5636219A (en) | 1979-09-03 | 1979-09-03 | Dynamic type d flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5636219A JPS5636219A (en) | 1981-04-09 |
| JPS622485B2 true JPS622485B2 (ja) | 1987-01-20 |
Family
ID=14591408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11262579A Granted JPS5636219A (en) | 1979-09-03 | 1979-09-03 | Dynamic type d flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5636219A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240206A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | フリツプフロツプ回路 |
| JP2564300B2 (ja) * | 1987-04-13 | 1996-12-18 | 株式会社日立製作所 | ダイナミツク型フリツプフロツプ |
| JP2595272B2 (ja) * | 1987-12-25 | 1997-04-02 | 株式会社日立製作所 | ダイナミック型セット・リセットフリップフロップ |
| JP2706042B2 (ja) * | 1994-03-01 | 1998-01-28 | 株式会社日立製作所 | ダイナミック型フリップフロップ |
-
1979
- 1979-09-03 JP JP11262579A patent/JPS5636219A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5636219A (en) | 1981-04-09 |
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